一、 STA
時(shí)序分析分為動(dòng)態(tài)時(shí)序分析（DTA, Dynamic Timing Analysis)和靜態(tài)時(shí)序分析(STA, Static Timing Analysis)。DTA的優(yōu)點(diǎn)是準(zhǔn)確(spice), 可以進(jìn)行功能驗(yàn)證。缺點(diǎn)是需要激勵(lì)，速度很慢。STA的優(yōu)點(diǎn)是運(yùn)算速度快，缺點(diǎn)是不能進(jìn)行功能驗(yàn)證，并且會(huì)報(bào)出一些false的錯(cuò)誤。因?yàn)镈TA太慢，且需要激勵(lì)，通常使用STA來進(jìn)行時(shí)序分析。在synthesis和place and route時(shí)，都需要STA來保證時(shí)序正確。
靜態(tài)時(shí)序分析：通過為synthesis計(jì)算cell和net組成的path的延時(shí)，判斷path延時(shí)是否滿足相應(yīng)時(shí)序約束，然后基于path延時(shí)，工具從timing library中選擇cells來創(chuàng)建一個(gè)滿足timing要求的電路。之所以稱為靜態(tài)時(shí)序分析，是由于沒有輸入激勵(lì)文件。
STA工具通過讀入Netlist、constraints、Timing library、SDF/SPEF、產(chǎn)生report。SDF文件不能進(jìn)行noise分析，而SPEF文件可以分析noise。SDF是計(jì)算好的pin to pin的delay值(according to spef or other parasitic files)，SPEF是每一條net上的parasitic。
當(dāng)想?yún)⒄課oise的時(shí)候，除了需要知道driving cell的強(qiáng)弱，也需要知道每一條net上面的loading，而sdf只有一個(gè)delay值，所以資訊是不夠的，SPEF是STA tools根據(jù)RC算一遍延遲等，再分析是不是滿足constraint的要求。sdf是已經(jīng)算好延遲，STA tools只是分析是不是滿足要求而已。
靜態(tài)時(shí)序分析需要計(jì)算時(shí)序路徑的延時(shí)，時(shí)序路徑包括兩個(gè)基本元素：Timing arc in cells和Timing arcs in nets。Timing arcs是一個(gè)假想的弧，用來表示輸入變化導(dǎo)致輸出變化的關(guān)系。Timing arc有三個(gè)特性分別是unateness、slew和delay。
二、 Timing library
Timing library通常指包含timing, power, noise, function信息的logic library。Timing library為STA提供cells和nets的延時(shí)信息。Timing arcs用來體現(xiàn)cells和nets的延時(shí)信息。工具通過不同的PVT(process voltage temperature)工作條件下，得到對(duì)應(yīng)的時(shí)序信息。目前廣泛使用的格式是library，以.lib作為擴(kuò)展名。
Timing arcs中包含的unateness、slew和delay特性都可以從timing library中查到。
1. Unateness
表示信號(hào)的翻轉(zhuǎn)和輸入的關(guān)系，信號(hào)從1到1就是positive unate，從1到0就是negative unate，無關(guān)就是nonunate。
圖1 從timing library中查到pin(Y)的unateness為positive_unate
2. Slew
指信號(hào)電平翻轉(zhuǎn)的速度，即從1變0或從0變1的翻轉(zhuǎn)速度，即是指信號(hào)的翻轉(zhuǎn)率，通常slew=constant/(transition time)。
transition time是指信號(hào)從高電平轉(zhuǎn)化到低電平或者低電平轉(zhuǎn)化到高電平所花費(fèi)的時(shí)間。Transition time的長(zhǎng)短和輸入信號(hào)input transition以及output的load有關(guān)。上升和下降transition時(shí)間都是timing arc的特性，輸入信號(hào)和輸出信號(hào)都有上升和下降的transition時(shí)間。STA工具是通過slew的閾值來計(jì)算輸入的transition時(shí)間。
Slew的閾值可以在timing library中定義，輸入的上升和下降時(shí)間是通過slew的閾值來計(jì)算的。 如圖2?lib中的index_1是指input transition時(shí)間，index_2是指output load值。
圖2 pin transtion
3. Delay
Delay分為cell delay和net delay，cell delay指信號(hào)從輸入到輸出的時(shí)間。Net delay指信號(hào)從net的起始點(diǎn)到終點(diǎn)的時(shí)間。
Cell delay：Cell中的晶體管需要一定的時(shí)間來開關(guān)，因此cell的input的改變需要一定的時(shí)間才能使得output改變。
Net delay：Net延時(shí)是指信號(hào)剛傳到net上到信號(hào)到達(dá)這條net的loads的時(shí)間。
圖3中threshold指從10%到90%或從90%到10%的時(shí)間，input_threshold到50%時(shí)認(rèn)為信號(hào)到了input端，output_threshold到50%時(shí)認(rèn)為信號(hào)到達(dá)output端，input_threshold 50%到ouput_threshold 50%之間既是cell delay。
圖3 delay calculation
Delay(power和timing checks也是使用查找表)和input transition(即slew)和load(即output capacitance)相關(guān)，并不是線性的而是離散的點(diǎn)，因此需要用查找表(look up table)查這些值，如圖4。
圖4 Two dimensional model
4. Timing Library內(nèi)容
下面就是Timing library的內(nèi)容，如圖5，紅框內(nèi)表示library和delay model，這里是一個(gè)非線性的delay model即查找表table_lookup?；@筐表示各種單位，綠框表示threshold和slew的電路傳輸時(shí)間和信號(hào)轉(zhuǎn)換時(shí)間的電壓百分比，橙框表示PVT。
圖5 timing libary
Library中也會(huì)有default_cell_leakage_power, fanout_load, inout_pin_cap, leakage_power_density等描述漏電功耗，扇出負(fù)載和端口電容。以及voltage_map(VDD,0.935), voltage_map(VSS,0)等表示電源和地的電壓信息。
在operation_conditions中會(huì)描述實(shí)際應(yīng)用中cell所處的工藝/溫度/電壓：如pross:1, temperature:125, voltage:0.765。也有查找表的二位時(shí)序延時(shí)模板，二維功耗模板，內(nèi)部功耗模板等。
圖6 power查找表模板
5．Cell部分的library
接下來是cell部分，每個(gè)cell都有一個(gè)footprint名對(duì)應(yīng)，一個(gè)footprint代表一組cells，相同footprint不同cells間的驅(qū)動(dòng)能力可能不同，在進(jìn)行優(yōu)化的時(shí)候，只有同一類的cell才能進(jìn)行優(yōu)化。
圖7 cell library
圖8、圖9是輸入輸出pin的屬性，包含capacitance，direction等信息。
圖8 input pin屬性
圖9 output pin屬性
如圖10也可以查到cell的timing sense，type及cell delay、transition等。
圖10 cell timing_sense、timing_type
三、 wire delay
1. wire delay和WLM
wire delay：互連線延時(shí)是由于互連線電阻電容引起的，互連線延時(shí)也叫wire delay和net delay。Wire delay分兩種，一種是繞線后，由工具抽出互連線的R和C，計(jì)算出線的延時(shí)；另一種是繞線前，通過wire load model來估算出wire delay。在net中，所有的timing arcs都是positive unate，net delay的計(jì)算通常也是從input threshold的50%到output threshold的50%。
Wire load model：WLMs是基于net的fanout和長(zhǎng)度來評(píng)估R和C(可以代表百分之九十的nets)，為工具提供一個(gè)繞線前評(píng)估方法。Wire load models的特點(diǎn)：統(tǒng)計(jì)學(xué)的，基于最近的校準(zhǔn)面積計(jì)算的，選擇合適的wire load model過程非常繁瑣，就算是定制的wire load model,精準(zhǔn)度也是很難說的。
2. 如何計(jì)算WLM的wire delay？
首先看block的area，從wire load的table中，選擇block的area包含net的area的WLM?；趎et的fanout，使用WLM估算net的length。使用電容乘數(shù)(CM)和電阻乘數(shù)(RM)來決定net的實(shí)際RC值。
公式如下：Cnet=CM*length、Rnet=RM
或
互聯(lián)線長(zhǎng)度 = 扇出1對(duì)應(yīng)的互聯(lián)線長(zhǎng)度+(3-1)x slope
互聯(lián)線電容 = 互聯(lián)線長(zhǎng)度 x 互聯(lián)線單位電容值
互聯(lián)線電阻 = 互聯(lián)線長(zhǎng)度 x 互聯(lián)線單位電阻值
互聯(lián)線面積 = 互聯(lián)線長(zhǎng)度 x 互聯(lián)線單位長(zhǎng)度面積值
3. 計(jì)算net的delay：Delay=Rnet*Cnet
WLM in library:
WLM包含resistance/cap/area/slope/fanout_length等
圖11 wire load lib
Wire load可以從lib中選擇不同種類，一般有zero,small,medium,large,huge等。以Wire load small為例，計(jì)算net的RC：
CM=0.0001895、RM=0.009、Slope=5.1
對(duì)于length大于1，STA工具使用slope來線性計(jì)算對(duì)應(yīng)的fanout的length值
Length=7.65+slope*(fanout-1)
Delay = length*0.009*0.0001895
4. 圖12有capacitance、fanout與block size的關(guān)系
圖12 block size與cap、fanout關(guān)系
5. SDF、SPEF、WLM何時(shí)使用
5.1 SDF工具抽出來的延時(shí)信息，可以直接反標(biāo)到電路上，可以被工具讀取，一般用于前端仿真。
5.2 SPEF抽取net的RC值，為STA計(jì)算net delay提供RC，一般用于timing signoff
5.3 WLM估算net的RC值，為STA計(jì)算net delay提供RC，用于實(shí)際繞線前。
6. Setup、hold
Setup、hold基礎(chǔ)知識(shí)就不介紹了。
對(duì)于SDC最后生成的report中有一些概念說明一下：
Endpoint：時(shí)序路徑的信號(hào)接收的時(shí)序單元，一個(gè)endpoint可能對(duì)應(yīng)多個(gè)startpoint點(diǎn)。
Startpoint： 時(shí)序路徑的信號(hào)的發(fā)射單元，一個(gè)startpoint 點(diǎn)可以對(duì)應(yīng)多個(gè)endpoint 點(diǎn)。
other End Arrival Time: 0.353,從clk到dff_out/ck的時(shí)間。
setup：0.063 ，library setup，可以從timing library 中直接查到，這個(gè)值和input transition有關(guān)。
Phase shift：1000.000，暫時(shí)理解為周期(capture clock 的時(shí)鐘沿的調(diào)整)。
uncertainty: sdc 中通過set_clock_uncertainty 設(shè)置。
Required Time: 899.905,要求數(shù)據(jù)從clk到dff_Out/D 的最大時(shí)間。
Arrival Time: 0.503，從clk到dff_out/D的時(shí)間。
Slack Time: 899.786，Required Time - Arrival Time。
Hold：0.050 ，library setup，可以從timing library 中直接查到，這個(gè)值和input transition有關(guān)。
四、 SDC約束
SDC約束一般分為工作環(huán)境、設(shè)計(jì)規(guī)則、系統(tǒng)接口、時(shí)序例外、時(shí)序類、power?6類約束。
1. 工作環(huán)境約束
set_operating_conditions、set_wire_load_mode、set_wire_load_model、set_wire_load_selection_group
Set_operating_conditions：指定timing library
wire load mode是為跨層次互聯(lián)線選擇線負(fù)載模型的方法。對(duì)于多層次設(shè)計(jì)，注意不同層次的子設(shè)計(jì)可以與父設(shè)計(jì)有不同線負(fù)載模型，這時(shí)除了需要決定某一層次采用何種wire load model，還需要確定對(duì)跨越不同層次的net采用何種wire load model。Wire load mode共有三種：TOP、enclosed 和segmented，下圖給出了三種模式比較示意，design A和design B間的互聯(lián)線，且不同層級(jí)使用的WLM是不同的。在top模式下，選用50x50 model；在enclosed模式下，選用40x40 model；在segmented模式下，分段選用model。
圖13 wire load mode
2. 設(shè)計(jì)規(guī)則約束包括set_max_capacitance、set_max_fanout、set_max_transition、set_min_capacitance。
3. 系統(tǒng)接口約束包括set_drive、set_driving_cell、set_load、set_fanout_load、set_input_transition。
4. 時(shí)序類約束包括create_clock、create_generated_clock、set_clock_latency/set_clock_groups/set_clock_sense、set_timing_derate、set_propagated_clock、set_clock_uncertainty(加入margin)、set_input_delay/set_output_delay等。
Timing_derate指人為的把一些timing path設(shè)快或設(shè)慢。
5. 時(shí)序例外約束包括set_false_path、set_min_delay/set_max_delay、set_multicycle_path、set_disable_timing、set_case_analysis。
6. power約束包括set_max_dynamic_power、set_max_leakage_pwer。
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