首先需要澄清的是，這篇文章的作者其實(shí)是IC之神-rabaey。rabaey之名無需贅述，上過微電子課程的童鞋想必都被這本《數(shù)字集成電路——電路、系統(tǒng)與設(shè)計(jì)》折磨過，你們的苦難就是拜他所賜。
大神寫了新書《low power design essentials》（也不算新，09年的），講低功耗設(shè)計(jì)的，今天講的內(nèi)容出自該書第一章。
之所以講第一章，是因?yàn)楹竺娴膬?nèi)容沒人看得懂。
我們都知道，低功耗設(shè)計(jì)很重要，尤其是對(duì)于移動(dòng)端處理器以及嵌入式系統(tǒng)。但是功耗對(duì)設(shè)計(jì)究竟影響到了什么程度，相信很多人并沒有明確的定量的概念。而rabeay在第一章用一系列數(shù)據(jù)告訴了我們Power是怎么影響芯片設(shè)計(jì)的。
上圖是統(tǒng)計(jì)了近年來主流微處理器（MPU）和DSP的平均功耗?？梢钥吹?5年之前，每3年功耗增加4倍；95年之后，每3年增加1.4倍。同時(shí)95年前后，移動(dòng)端應(yīng)用的快速發(fā)展，出現(xiàn)了低功耗處理器的新分支（向下的灰箭頭）。
為什么在95年會(huì)有功耗增長率減半這個(gè)突然變化？因?yàn)?5年開始，工業(yè)界放棄了5V固定電壓的設(shè)計(jì)模式，開始采用等比降壓的設(shè)計(jì)模式。什么叫5V固定電壓設(shè)計(jì)？就是說，早先的處理器供電電壓是5V，隨著工藝尺寸不斷減小，晶體管的閾值電壓降低，理論上供電電壓也可以減小。但是電壓減小意味著晶體管開關(guān)速度變慢，IC廠商為了性能考慮，在設(shè)計(jì)時(shí)，即便采用更小的工藝尺寸，照樣會(huì)保持5V供電電壓，帶來的后果就是功耗增大很多。什么叫等比降壓？就是隨著工藝尺寸的縮小，等比例的縮小chip電壓。95年左右就是該方案的開始。
上面這張圖展示了90年開始芯片電壓是怎么變化的。95年之后，在0.35um的工藝中開始采用3.3V供電，此后隨著工藝尺寸的不斷縮小，供電電壓也開始不斷降低。在180nm的時(shí)候，電壓降為1.8V。在130nm的時(shí)候，電壓降為1.3V。當(dāng)然了，工藝尺寸2016年已經(jīng)到達(dá)14nm，chip電壓可沒有降到0.14V。所以，實(shí)際情況是隨著工藝尺寸進(jìn)一步減小，chip電壓再往下降已經(jīng)非常困難了。因此，最近幾年再次出現(xiàn)了工藝尺寸不斷縮小，但是供電電壓基本不變的趨勢(shì)。
為什么工藝尺寸縮小，就一定要降電壓？這個(gè)就得說到功耗密度（每c㎡的功率）。
上圖展示了功耗密度的變化趨勢(shì)?？梢钥吹剑?5年之前，chip上的功耗密度與k成3次方正比，95年之后，隨著chip供電電壓降低，功耗密度開始與k成0.7次方正比。k是工藝尺寸縮小因子，典型值是1.41。為什么是1.41？這其實(shí)是摩爾定律決定的參數(shù)，反映了工藝尺寸的演進(jìn)的跨度。180nm的下一代工藝是130nm，180/130就大約接近1.41。
說了這么多，目前我們知道的是，盡管芯片工藝尺寸不斷減小，chip的電壓也在不斷降低，但是功耗密度仍然在不斷增加，但是究竟會(huì)達(dá)到什么程度？
上圖給出了直觀的對(duì)比。當(dāng)然了，這是一個(gè)很驚悚的圖，大概是說按照目前功耗密度的趨勢(shì)，大概2004年功耗密度將跟核反應(yīng)一樣的程度。2008年達(dá)到火箭尾焰的程度?？吹竭@里，我不由得掐指算了算，咦，今年好像2016年了。
上圖當(dāng)然是危言聳聽。但是也說明了一個(gè)問題，那就是從2004年開始，如果不遏制持續(xù)增長的功耗密度，芯片設(shè)計(jì)將變得不太可能。至少，封裝將不太可能?，F(xiàn)在的設(shè)計(jì)普遍認(rèn)為，功耗密度高于150W/c㎡是應(yīng)該極力避免的，除非說你完全不在乎封裝的成本。
150W/c㎡是個(gè)很大的數(shù)了，一個(gè)2c㎡的chip 能允許的是300W。想象一下指甲殼大小的chip是個(gè)300W的熱源，有多燙簡直不可想象。當(dāng)然實(shí)際的chip遠(yuǎn)遠(yuǎn)不到這個(gè)功耗就已經(jīng)燙的不行了。
上面這張圖終于給出了我們最關(guān)心的主題。根據(jù)估算，在20nm工藝下，以前的45nm處理器如果采用1.2V供電，不考慮散熱的話，其實(shí)運(yùn)行頻率理論上可以達(dá)到30GHZ。但是帶來的問題就是功耗密度達(dá)到驚人的20KW/c㎡，遠(yuǎn)高于太陽表面的功耗密度。即便運(yùn)行頻率達(dá)到10GHZ，功耗密度也達(dá)到5KW/c㎡，比火箭的尾焰還熱。所以從散熱考慮，實(shí)際的處理器運(yùn)行頻率都被限制在10GHZ以內(nèi)，即便晶體管的速度允許其達(dá)到10GHZ。
咦？好像又有哪里不太對(duì)。我記得Intel的CPU都可以上4G的頻率的。按照10G就是5KW/c㎡，4G也妥妥是800W/c㎡，依然遠(yuǎn)高于我們的閾值：150W/c㎡。那現(xiàn)在的處理器是怎么上4G頻率的呢？
這張圖給出了解釋。對(duì)于2cmx2cm的處理器，供電電壓假設(shè)為0.6V，系統(tǒng)頻率假設(shè)可以上10GHZ，那么將會(huì)有一個(gè)極大的功耗密度。但是我們把條件放松一點(diǎn)，對(duì)功耗密度除以5（夠仁至義盡了），最終總功耗也有4kW。如果要將chip的總功耗限制在200W，結(jié)果就是：整個(gè)chip將在任何時(shí)候只能有5%的門電路翻轉(zhuǎn)。其余的95%必須不消耗任何功耗，連漏電流也不能有。
這就解釋了要滿足功耗密度限制，如果想做高性能，你必須犧牲什么。那就是只有很少的一部分邏輯能夠翻轉(zhuǎn)。
基于以上我們看到了功耗密度對(duì)處理器的限制究竟有多大。由于閾值擺在那里：150W/c㎡，所以處理器的頻率以及晶體管翻轉(zhuǎn)率就受到了極大的限制。即便晶體管速度允許達(dá)到10GHZ，帶來的功耗密度也完全不可容忍。想要提高頻率，在總功耗一定的情況下，就只能減少晶體管翻轉(zhuǎn)率。
我們經(jīng)?？梢钥吹叫侣剤?bào)道，某科研機(jī)構(gòu)研制出來了新的晶體管，速度達(dá)到幾十G乃至上T赫茲，有望改變計(jì)算機(jī)前景，而對(duì)其功耗只字不提。事實(shí)上，根據(jù)上述介紹，在不改變性能/功耗比的前提下，這些都是扯淡。未來的工藝技術(shù)，需要的絕對(duì)不僅僅是更快的開關(guān)，還需要在更低功耗下的開關(guān)。
當(dāng)然，還需要更好的封裝技術(shù)。
比較坑爹的是，封裝是有成本的。對(duì)于處理器來講，普通的塑料封裝，成本可能只有幾美元，但是總功率必須低于3W；高性能的封裝，可以允許功率密度達(dá)到100W/c㎡，但是需要十幾美元的成本。再往上，封裝成本越高。
因此，現(xiàn)在的處理器設(shè)計(jì)其實(shí)是一個(gè)悖論：想要處理器的性能更高，就必須降低某一頻率下的整體功耗。因?yàn)橹挥姓w功耗更低，才能允許核心運(yùn)行更高的頻率，才能允許更高的性能。IC設(shè)計(jì)早已經(jīng)過了那種性能提高功耗也提高的粗放式增長年代了，在總功耗一定的情況下，性能就是看誰對(duì)功耗運(yùn)用的更合理、更節(jié)省。同樣的工藝，intel的CPU能上4G散熱照樣hold住，別人家的CPU則只能上2G或者3G，弱勢(shì)就很明顯。
換句話說，芯片設(shè)計(jì)者不得不面對(duì)的事實(shí)是：芯片性能要穩(wěn)定提高，但是功耗卻不能更高，這可真是難??！在摩爾定律尚未終結(jié)的時(shí)候，工藝尺寸的不斷縮減帶來的福利使得這個(gè)目標(biāo)或許不難達(dá)成。但是假如工藝尺寸無法繼續(xù)縮減，漏電流也無法進(jìn)一步改善，芯片性能還能有提高嗎？未來的CPU發(fā)展很有可能會(huì)是下圖的情況，由于總功耗的限制，CPU的性能在有限范圍內(nèi)不斷小幅升級(jí)，但是終至枯竭，急需新的封裝工藝，加工工藝，電池工藝和材料物理的突破，再來一次革命。關(guān)于這圖，有疑問的只是摩爾定律終結(jié)究竟是哪一年，新工藝元年又是哪一年，兩者中間有多大的latency而已。
