組合邏輯電路設(shè)計(jì)

數(shù)字電路設(shè)計(jì)分為幾個(gè)等級(jí)，分別為architecture level，架構(gòu)級(jí)別，或者說(shuō)是算法級(jí)別；behavioral level，行為級(jí)；register transformlevel, RTL級(jí)，transistor level，傳輸管級(jí)別；RTL級(jí)別是最合適的設(shè)計(jì)級(jí)別，因?yàn)樗x了最基本的邏輯，相應(yīng)的nand，nor，and，xor，xnor等都是這個(gè)級(jí)別的。而行為級(jí)就有稍微高級(jí)一點(diǎn)，主要是表現(xiàn)在語(yǔ)法上有一些行為級(jí)上的用法，可以來(lái)表現(xiàn)具體的活動(dòng)；而架構(gòu)級(jí)別就更高了，相應(yīng)的SOC設(shè)計(jì)基本上就是在這一個(gè)級(jí)別進(jìn)行設(shè)計(jì)的。傳輸管級(jí)別就很低了，相應(yīng)的表述延遲的那個(gè)單位，#（a1,a2,a3;b1,b2,b3;c1,c2,c3）這種形式就可以算作這個(gè)級(jí)別的，分別表示0到1,1到0，到高阻態(tài)Z的轉(zhuǎn)換，而相應(yīng)的分號(hào)前的三個(gè)，一般都是分別表示best corner，typical corner和worst corner情況下的延遲；這里的corner指的是PVT，相應(yīng)的MOS管設(shè)計(jì)的環(huán)境狀況，分別是process，工藝制程，voltage，電壓和temperature，溫度。

相應(yīng)的電路設(shè)計(jì)分別分為組合邏輯設(shè)計(jì)和時(shí)序邏輯設(shè)計(jì)，組合邏輯設(shè)計(jì)主要是靠邏輯轉(zhuǎn)換，通過(guò)各種nand，nor，xor，xnor，and，or等邏輯推出來(lái)的，相應(yīng)的邏輯簡(jiǎn)化一般是采用卡諾圖的方式來(lái)實(shí)現(xiàn)的，卡諾圖的話自己百度或者查資料都可以看到，很簡(jiǎn)單。但是組合邏輯電路設(shè)計(jì)要避免一個(gè)現(xiàn)象，那就是combinational loop，比如說(shuō)三個(gè)反相器串聯(lián)在一起，最后的那個(gè)反相器的輸出連接到第一個(gè)反相器的輸入端，那么就會(huì)出現(xiàn)邏輯相沖的情況，比如說(shuō)第一個(gè)反相器輸入為0，經(jīng)過(guò)三個(gè)反相器變成了1，結(jié)果又被接回到第一個(gè)的輸入，那么0和1就會(huì)打架，出現(xiàn)抖動(dòng)，模擬電路中會(huì)利用這種現(xiàn)象來(lái)制作PLL（phase locked logic）中的一部分，用來(lái)產(chǎn)生波形；兩個(gè)反相器串聯(lián)在一起就變成了buffer，增加了推力，提高了電路可靠性，主要是利用了反相器的反函數(shù)特性，讓0更接近0電位，讓1更接近1電位。

組合邏輯電路設(shè)計(jì)要注意正向邏輯反向邏輯等的推導(dǎo)，一般反向邏輯的延時(shí)要小，功耗面積什么的都會(huì)小一點(diǎn)，所以更好一點(diǎn)。組合邏輯只要理清思路，畫(huà)好卡諾圖，搞清楚原理，基本上很難錯(cuò)。糾錯(cuò)相對(duì)來(lái)說(shuō)要簡(jiǎn)單一些。

之前介紹過(guò)模擬電路設(shè)計(jì)的兩本書(shū)，分別是拉扎維和Sasen的，具體的網(wǎng)盤(pán)也分享了，這里分享數(shù)字電路入門(mén)的一本好書(shū)，如下：CMOS VLSI Design A Circuit and Systems Persp

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