主要是兩個(gè)bug：

1、冗余

我把老師v2電路在mbs端加了冗余，原來的比例是1 2 4— 1 1 2 4 8 改成 1 2 4 — 1 1 2 2 4 6 8 ，增加了兩位。譯碼的時(shí)候按 2 4 8 16 32 32 64 96 128 的權(quán)重譯碼。但實(shí)際的波形反而更差很多：

image.png

這是不加冗余的采樣：

image.png

我不太清楚是電路的問題，還是譯碼的問題，還是其他bug？

2、頂板采樣

在老師的SC_DAC電路上做了簡單的修改：(有些簡單粗暴)

先

image.png

后

image.png

功能上似乎沒錯(cuò)，但采樣的周期還是4個(gè)（我這里先用4bitADC測試），頂板采樣據(jù)說可以少一個(gè)周期，我不知該如何重新設(shè)計(jì)時(shí)序控制?