前言：之前也寫過一個 toy_vm，里面也涉及到四個標(biāo)志位的更新，ALU 的難點也是這個四個標(biāo)志位的更新，我每次都會忘這四個標(biāo)志位如何更新的，每次都要搜索半天，這篇博客主要給出四個標(biāo)志位的更新規(guī)則，以及相應(yīng)的 verilog 代碼！

0X00 哪四個標(biāo)志位

有這四個標(biāo)志位，在 ALU 中非常重要：

• zero 標(biāo)志位

• carry 標(biāo)志位

• negative 標(biāo)志位

• overflow 標(biāo)志位

0X01 四個標(biāo)志位更新的規(guī)則

以下標(biāo)志位的更新只有關(guān)于：

ADD、ADDU、SUB、SUBU、AND、OR、XOR、NOR、LUI（至高位立即數(shù)）、SLT（有符號比較）、SLTU（無符號比較）、SRA（算數(shù)右移）、SLL/SLR（邏輯、算數(shù)左移）、SRL（算數(shù)右移）

zero 標(biāo)志位更新規(guī)則

• Z = 1 表示結(jié)果為 0，Z = 0 表示結(jié)果不為 0

• 對于比較操作，若 a - b = 0。Z = 1。表示兩個數(shù)相等，否則為 0

• 所有操作都要更新 zero 標(biāo)志位

carry 標(biāo)志位更新規(guī)則

• 對于加減運算來說，只有無符號運算才會更新此標(biāo)志位

• 對于比較運算來說，也只有無符號的比較才會更新此標(biāo)志位

• 無論是加還是減法最會都會變成加法，只用看所有位相加以后，最高位會不會產(chǎn)生進位，產(chǎn)生進位 carry = 1，反之 carry = 0

• 所有左移運算，carry 標(biāo)志位等于最后一個移出的值

• 其他的運算不更新此標(biāo)志位

negative 標(biāo)志位更新規(guī)則

• 對于所有的運算來說，negative 就是最高位的值。比較運算就是相減以后的最高位。比如有兩個 32 位的變量相加，哪怕產(chǎn)生了 33 位，negative 標(biāo)志位就是最高位 32 位的值

overflow 標(biāo)志位更新規(guī)則

• 只有有符號的運算才會更新 overflow 標(biāo)志位

• 只有超出有符號的表示范圍的時候 overflow = 1

0X02 Carry vs Overflow

Carry 和 Overflow 很容易搞混，我來說說這兩者的區(qū)別。

• 首先最大的區(qū)別就是 Carry 標(biāo)志位是對無符號運算（除所有左移運算）來說的，Overflow 標(biāo)志位是對有符號運算來說的

• 兩者表示的意思也不一樣，Carry 表示運算過后最高位有沒有產(chǎn)生進位（除所有左移運算），而 Overflow 是判斷有符號數(shù)字有沒有超過當(dāng)前能表示的最大范圍

• 所以這兩者更新的代碼也不一樣

0X03 相應(yīng)代碼

zero 與 negative 標(biāo)志位好判斷，主要關(guān)注 carry 和 overflow

• 更新 zero，carry，negative 標(biāo)志位

module ADDU(
    input [31:0] a,
    input [31:0] b,
    output reg [31:0] r,

    output reg zero,
    output reg carry,
    output reg negative,
    output reg overflow
);
    parameter WIDTH = 32;
    parameter MSB   = WIDTH - 1;

    reg extra;
    always @(*) begin
        // 計算
        {extra, r} = a + b;
        // 更新 flag
        zero = r ? 0 : 1;
        carry = extra;
        negative = r[MSB];
    end
    
endmodule

carry 只需多保留一位。如果進位，這一位為 1，不進位為 0。與 carry 標(biāo)志位特點一致

• 更新 zero，overflow，negative 標(biāo)志位

module ADD(
    input [31:0] a,
    input [31:0] b,
    output reg [31:0] r,

    output reg zero,
    output reg carry,
    output reg negative,
    output reg overflow
);
    parameter WIDTH = 32;
    parameter MSB   = WIDTH - 1;

    reg extra;
    always @(*) begin
        // 計算
        {extra, r} = {a[MSB], a} + {b[MSB], b};
        // 更新 flag
        zero = r ? 0 : 1;
        negative = r[MSB];
        overflow  = ({extra, r[MSB]} == 2'b01) ||  ({extra, r[MSB]} == 2'b10);
    end
endmodule

overflow 判斷的方法來自：https://stackoverflow.com/questions/24586842/signed-multiplication-overflow-detection-in-verilog/24587824#24587824

最后的 ALU 代碼，我會整理以后，在 GitHub 中放出。