一、摩爾定律（1965，戈登·摩爾）

- 核心：芯片上晶體管數(shù)量每18–24個月翻倍，性能提升、成本下降。

- 路徑：幾何縮微——把晶體管做?。◤奈⒚住{米，如7nm→3nm→2nm）。

- 現(xiàn)狀：已近物理極限（量子隧穿漏電）、成本爆炸（3nm產(chǎn)線≈千億元），增速放緩。

二、韜（τ）定律（2026-05-25，華為何庭波）

- 核心：時間縮微替代幾何縮微，以**降低時間常數(shù)τ（信號時延）**為目標。

- 路徑（四層協(xié)同）：

1. 器件層：優(yōu)化晶體管/互連，減少寄生RC，底層提速。

2. 電路層：邏輯折疊（平面→立體），縮短關鍵路徑，密度與性能雙升。

3. 芯片層：軟硬芯協(xié)同，優(yōu)化指令/數(shù)據(jù)流，提高并行效率。

4. 系統(tǒng)層：靈衢總線，重構(gòu)互聯(lián)協(xié)議，降低端到端延遲。

- 一句話：摩爾拼“做得更小”，韜定律拼“跑得更快”。

三、關鍵區(qū)別（一眼看懂）

- 摩爾定律：空間維度（尺寸縮小）→ 物理墻+經(jīng)濟墻，難以為繼。

- 韜定律：時間維度（時延壓縮）→ 不靠極致制程，靠架構(gòu)/電路/系統(tǒng)創(chuàng)新。

四、意義

- 全球半導體60年來首個新底層規(guī)則，中國主導提出。

- 繞開先進制程限制，為后摩爾時代提供可持續(xù)演進路線。

- 華為已量產(chǎn)381款芯片驗證，麒麟2026將落地邏輯折疊技術。