一、DFT概念：可測試性設計

• 狹義理解：是指在芯片開發(fā)中的前端設計里增加為后期的ATE測試所準備的測試邏輯。 用于控制或產(chǎn)生測試向量，達到自動測試的目的。

• 廣義理解：不僅包括為自動化測試所設計的測試邏輯 ，還涵蓋了測試向量的產(chǎn)生，測試結(jié)果的分析等。

二、DFT存在的意義

• 篩選出出錯的芯片：open/break
• 定位錯誤位置
• 提高工藝，提高良率。

浴盆曲線.png

故：不能實現(xiàn)質(zhì)量的100%。

三、功能性測試 pk DFT

DFT pk 功能性測試.png

測試的三個階段：越早發(fā)現(xiàn)錯誤越好

• 1 Wafer Sort (CP: circuit probe) ---晶圓未切割封裝，記號筆標錯（die）
• 2 Final Test（FT）----封裝之后
• 3 Board test :焊接到PCB板上測試，測試對象是邊界、IO、ESD、burt-in test(老化測試）等

四、DFT流程概述

DFT相關(guān)task（黃色部分）.png

業(yè)內(nèi)兩種主流DFT流程

• DFT從架構(gòu)階段開始引入，在RTL階段開始DFT設計和驗證
• 在netlist階段開始插入DFT相關(guān)設計

五、測試質(zhì)量評價（區(qū)分良率):與良率和測試覆蓋率相關(guān)

• DPM--Defective parts per million測試后的缺陷率，流入客戶的部分。

• 測試覆蓋率：Fault coverge(FC)

• 缺陷率：Defect level(DL)--對于確定的工藝，DL是確定的。

  覆蓋率和良率關(guān)系式.png

  舉個例子：

  由良率反推覆蓋率的要求.png

六、Soc芯片的DFT測試：

1.Soc涉及的測試問題：

• 標準單元---基于SCAN的測試
• 儲存器與模擬模塊---BIST
• 硬核軟核IP---BIST，SCAN
• 封裝與IO---Boundary Scan

2 SOC的全面測試--測試順序看哪部分的失敗幾率大

• DC參數(shù)測試：高低電平等。
• Scan Based Test測試：在不影響原設計功能的情況下，把不可掃描的寄存器替換成可掃描的寄存器，可置入同時可讀取寄存器數(shù)據(jù)，測試patter由ATE產(chǎn)生。
• BIST：Build-in Self Test內(nèi)建自測試：Logic BIST / Memory BIST / Analog Test.
  測試patter由內(nèi)部產(chǎn)生。
• Boundary Scan:邊界掃描--芯片IO封裝和管腳間/板級--JTAG組織提出的IEEE1149.1.
• function pattern:提高覆蓋率
• ESD test：加高壓等
• ETC

七、DFT流程

A DFT Reference Flow.png

備注：此為參考模型，每一步可改變順序

1.Test Items：

• Scan Based Test:
  Scan Based Test.png
• Function/Capture模式：SE = 0，切換到D端
• Shift模式下：SE= 1，切換到SI端

2.物理故障常見模型：

• 故障測試的過程：故障激勵和路徑敏化
• 故障測試要素：控制點和觀測點

模型1：Stuck_at Fault--用于低速測試

Stuck_at Fault.png

注意：多個故障點時，故障數(shù)量級為 3的n次方-->n為節(jié)點

模型2：Transition Delay Model:測試電路時序能否滿足設計要求

• 1.摻雜濃度不穩(wěn)定、金屬導電率、光刻不規(guī)則所引起的故障
• 2. slow-to-rise / slow-to-fall node

模型3：Path Delay Model:

• 針對關(guān)鍵路徑建模

模型4：IDDQ：

• 檢測CMOS短路/開路/粘連

• 通過觀測靜態(tài)漏電流變化完成對芯片的測試篩選
  IDDQ.png

模型5：Bridge fault：

• 必須基于版圖設計規(guī)則提取故障

3.Scan Test works：

工作原理.png

1.Scan-Shift In
2.Force PI
3.Measure PO
4.Capture Virtual Outputs
5.Scan-Shift Out
---一個Patter周期。