一、引言

在嵌入式系統(tǒng)的硬件設(shè)計(jì)中，嵌入式微處理器和外圍設(shè)備接口技術(shù)是兩個(gè)最為核心的部分，然而支撐這個(gè)兩個(gè)部分的基礎(chǔ)確實(shí)電子電路的基本技術(shù)。任何一個(gè)嵌入式系統(tǒng)的設(shè)計(jì)都離不開(kāi)電子電路的設(shè)計(jì)。作為嵌入式系統(tǒng)設(shè)計(jì)師的考試，對(duì)這方面的考查或多或少有幾題，但在整個(gè)考試題目中所占的比例不多，但這并不能說(shuō)明以后的考試就不會(huì)考查這方面的知識(shí)，畢竟這個(gè)部分是一個(gè)不可缺少的基礎(chǔ)。同時(shí)，在嵌入式的一些基礎(chǔ)知識(shí)題目的解題中，也需要一定電子電路設(shè)計(jì)的基礎(chǔ)知識(shí)。電子電路設(shè)計(jì)的基礎(chǔ)知識(shí)可以寫成幾本書，但是不要害怕。正是如此，考試考查的只可能是重要概念、基礎(chǔ)知識(shí)和基本技能。過(guò)去的真題也驗(yàn)證了這一點(diǎn)，考查的都是電子電路設(shè)計(jì)的基本步驟，一些基本概念、布線布局的基本原則以及抗干擾的一些基本措施。想當(dāng)年，我也是這樣賭一把，把教程上的基本東西梳理清楚，感覺(jué)可以應(yīng)用考試的題目。當(dāng)然這是一種偷懶的做法，如果您有時(shí)間和精力，完全把握這方面的內(nèi)容是件好事情。

二、復(fù)習(xí)筆記

1、電路設(shè)計(jì)原理

-（1）電路板設(shè)計(jì)主要分為3個(gè)步驟：設(shè)計(jì)電路原理圖、生成網(wǎng)絡(luò)表、設(shè)計(jì)印制電路版。
-（2）網(wǎng)絡(luò)表是電路原理設(shè)計(jì)和印制電路板設(shè)計(jì)中的一個(gè)橋梁，它是設(shè)計(jì)工具軟件自動(dòng)布線的靈魂。
-（3）網(wǎng)絡(luò)表的格式包括2部分：元器件聲明和網(wǎng)絡(luò)定義。（缺少任一部分都有可能在布線的時(shí)候出錯(cuò)）
-（4）電路原理圖設(shè)計(jì)不僅是整個(gè)電路設(shè)計(jì)的第一步，也是電路設(shè)計(jì)的基礎(chǔ)。

包括以下的一些具體步驟：
A、建立元器件庫(kù)中沒(méi)有的庫(kù)元件。
B、設(shè)置圖紙屬性。
C、放置元件。
D、原理圖布線。
E、檢查與校對(duì)。
F、電路分析與仿真。
G、生成網(wǎng)絡(luò)表。
H、保存與輸出。

2、PCB電路設(shè)計(jì)

-（1）PCB設(shè)計(jì)是電子產(chǎn)品物理結(jié)構(gòu)設(shè)計(jì)的一部分，它的主要任務(wù)是根據(jù)電路的原理和所需元件的封裝形式進(jìn)行物理結(jié)構(gòu)的布局和布線。
-（2）PCB設(shè)計(jì)包括下面一些具體步驟：

A、建立封裝庫(kù)中沒(méi)有的封裝。
B、規(guī)劃電路板。
C、載入網(wǎng)絡(luò)表和元件封裝。
D、布置元件封裝。
E、布線。
F、設(shè)計(jì)規(guī)則檢查。
G、PCB仿真分析。
H、存檔輸出。

3、多層PCB設(shè)計(jì)的注意事項(xiàng)

-（1）高頻信號(hào)線一定要短，不可以有尖（90度直角），兩根線之間的距離不宜平行、過(guò)近，否則可能會(huì)產(chǎn)生寄生電容。
-（2）如果是兩面板，一面的線布成橫線，一面的線布成豎線，盡量不要布成斜線。
-（3）一般來(lái)說(shuō)，集成電路線寬一般為0.3mm，間隔也為0.3mm，這個(gè)長(zhǎng)度約為8～10mil。分立元器件電路線寬一般為1.5mm左右。但是對(duì)于電源線或者大電流線應(yīng)該有足夠?qū)挾龋话阈枰?0～80mil。焊盤一般為64mil。
-（4）單面板的生產(chǎn)工藝都很差，因此，單面板的焊盤盡量做得大一些，線要盡量粗一些。
-（5）銅膜線的地線應(yīng)該在電路板的周邊，同時(shí)將電路上可以利用的空間全部使用銅箔做地線，增強(qiáng)屏蔽能力，并且防止寄生電容。
-（6）電路圖上的地線表示電路中的零電位，并用作電路中其他各點(diǎn)的公共參考點(diǎn)，在實(shí)際電路中由于地線阻抗的存在，必然會(huì)帶來(lái)共阻干擾，因此，在布線時(shí)要注意區(qū)分?jǐn)?shù)字地和模擬地，不能將具有地線符號(hào)的點(diǎn)隨便連接在一起，這可能引起有害的耦合而影響電路的正常工作。

4、PCB設(shè)計(jì)中的可靠性知識(shí)

-（1）地線設(shè)計(jì)：在電子設(shè)備中，接地是控制干擾的重要方法。

A、正確選擇單點(diǎn)接地與多點(diǎn)接地。
a、在低頻電路中（工作頻率小于1MHz），采用一點(diǎn)接地。
b、在高頻電路中（工作頻率大于10MHz），采用就近多點(diǎn)接地。
B、將數(shù)字電路與模擬電路分開(kāi)，兩者地線不要相混。分別與電源端地線相連。
C、盡量加粗地線。若地線很細(xì)，接地電位則隨電流的變化而變化，如有可能，接地線的寬度應(yīng)大于3mm。
D、將接地線構(gòu)成環(huán)路，可以明顯提高抗噪聲能力。
-（2）電磁兼容性設(shè)計(jì)

A、選擇合理的導(dǎo)線寬度。

a、瞬變電流在印制線條上所產(chǎn)生的沖擊干擾主要是由印制導(dǎo)線的電感成分造成的。
b、時(shí)鐘引線、行驅(qū)動(dòng)器和總線驅(qū)動(dòng)器的信號(hào)線常常載有大的瞬變電流，導(dǎo)線要盡可能短。
c、對(duì)于分立元件，導(dǎo)線寬度載1.5mm左右可滿足要求。
d、對(duì)于集成電路，導(dǎo)線寬度可在0.2mm～1mm之間選擇。

B、采用正確的布線策略：最好采用井字形網(wǎng)狀布線結(jié)構(gòu)。

a、PCB的一面橫向布線，另一面縱向布線，然后在交叉孔處用金屬化孔相連。
b、盡量減少導(dǎo)線的不連續(xù)性，例如導(dǎo)線不要突變，拐角應(yīng)大于90度。
c、盡量避免長(zhǎng)距離的平行走線，盡可能拉開(kāi)線與線之間的距離。
d、信號(hào)線與地線及電源線盡可能不交叉。
e、在一些對(duì)干擾十分敏感的信號(hào)線之間設(shè)置一根地線，可以有效抑制串?dāng)_。

C、抑制反射干擾。
-（3）去耦電容配置。
配置去耦電容可以抑制因負(fù)載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設(shè)計(jì)的一種常規(guī)做法。

配置原則如下：
A、電源輸入端跨接一個(gè)10～100uF的電解電容。
B、為每個(gè)集成電路芯片配置一個(gè)0.01uF的陶瓷電容。
C、對(duì)于噪聲能力弱、關(guān)斷時(shí)電流變化大的器件和ROM、RAM等存儲(chǔ)型器件，應(yīng)在芯片的電源線和地線之間直接接入去耦電容。
D、去耦電容的引線不能過(guò)長(zhǎng)，特別是高頻旁路電容不能帶引線。
-（4）PCB的尺寸與器件的布置。
A、相互有關(guān)的元件盡量放得靠近一些。
B、時(shí)鐘發(fā)生器、晶振和CPU的時(shí)鐘輸入端易產(chǎn)生干擾，要相互靠近一些。
C、易產(chǎn)生噪聲的元件、小電流電路、大電流電路等應(yīng)盡量遠(yuǎn)離邏輯電路。
-（5）散熱設(shè)計(jì)。

5、電子設(shè)計(jì)原理

-（1）EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包。利用EDA工具，電子工程師可以將電子產(chǎn)品的由電路設(shè)計(jì)、性能分析到IC設(shè)計(jì)圖或PCB設(shè)計(jì)圖整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。
-（2）“自頂向下”的設(shè)計(jì)方法。
先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在框圖一級(jí)進(jìn)行仿真和糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，然后用綜合優(yōu)化工具生成具體的門電路網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是PCB或?qū)Ｓ眉呻娐贰?br> -（3）VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為3種描述形式的混合描述。

6、電子電路測(cè)試原理與方法

-（1）故障檢測(cè)：判斷故障是否存在，即只判斷有無(wú)故障。
-（2）故障診斷（故障定位）：不僅判斷故障是否存在，而且指出故障位置。
-（3）仿真：對(duì)設(shè)計(jì)過(guò)程中得到的電路參數(shù)驗(yàn)證其正確性。
-（4）測(cè)試：判斷產(chǎn)品是否合格。
-（5）可測(cè)試設(shè)計(jì)的3個(gè)方面是：測(cè)試生成、測(cè)試驗(yàn)證、測(cè)試設(shè)計(jì)。
-（6）JTAG測(cè)試接口是IC芯片測(cè)試方法的標(biāo)準(zhǔn)。

7、硬件抗干擾測(cè)試

-（1）形成干擾的3個(gè)基本要素：干擾源、傳播路徑和敏感器件。
-（2）干擾的耦合方式：干擾源產(chǎn)生的干擾信號(hào)要通過(guò)一定的耦合通道才對(duì)系統(tǒng)產(chǎn)生作用。

A、直接耦合：最有效的方式是加入去耦電容。
B、公共阻抗耦合。

C、電容耦合。
D、電磁感應(yīng)耦合（磁場(chǎng)耦合）。
E、漏電耦合。
-（3）抑制干擾源的技術(shù)

盡可能減小干擾源的du/dt和di/dt，這是抗干擾設(shè)計(jì)中最優(yōu)先考慮和最重要的原則。
A、主要通過(guò)在干擾源兩端并聯(lián)電容來(lái)實(shí)現(xiàn)減小干擾源的du/dt。
B、主要通過(guò)在干擾源回路串聯(lián)電感或電阻及增加續(xù)流二極管來(lái)實(shí)現(xiàn)di/dt。
-（4）切斷干擾傳播路徑的技術(shù)
A、充分考慮電源對(duì)嵌入式系統(tǒng)的影響。例如給電源加濾波電路或穩(wěn)壓器。
B、若微處理器的I/O口接控制電機(jī)等噪聲器件，應(yīng)在I/O和噪聲源之間加隔離。
C、晶振與微處理器的引腳盡量靠近，用地線把時(shí)鐘區(qū)隔離起來(lái)，晶振外殼接地并固定。
D、電路板合理分區(qū)，如強(qiáng)、弱信號(hào)，數(shù)字、模擬信號(hào)。
E、盡可能將干擾源與敏感元件遠(yuǎn)離。
F、用地線把數(shù)字區(qū)與模擬區(qū)隔離。
G、數(shù)字地與模擬地要分離，最后再一點(diǎn)接于電源地。
H、微處理器和大功率器件的地線要單獨(dú)接地，以減小互相干擾。
I、大功率器件盡可能放在電路板邊緣。
-（5）提高敏感元件的抗干擾性能
A、布線時(shí)盡量減少回路環(huán)的面積，以降低感應(yīng)噪聲。
B、電源線和地線要盡量粗，除減小壓降外，更重要的是降低耦合噪聲。
C、微處理器閑置的I/O口不要懸空，要接地或接電源。
D、其他IC的閑置端在不改變系統(tǒng)邏輯的情況下接地或電源。
E、使用電源監(jiān)控及看門狗電路，可大幅度提高整個(gè)電路的抗干擾性能。
F、在滿足要求的前提下，盡量降低微處理器的晶振和選用低速數(shù)字電路。