Vim是程序員的利器，本文在Windows系統(tǒng)下通過GVim并結(jié)合多個(gè)插件，構(gòu)建適用于Verilog編程的編輯器環(huán)境。

GVim和插件管理工具Vundle

GVim、msysgit、Curl和Vundle的安裝參考：全世界最好用的編輯器VIM之Windows配置（gvim）。安裝GVim時(shí)，注意在Windows系統(tǒng)中添加VIM和VIMRUNTIME兩個(gè)環(huán)境變量。
使用Vundle管理GVim插件需要在_vimrc的配置文件中添加如下代碼：

if(has('win32') || has('win64'))
    set rtp+=$VIM/vimfiles/bundle/Vundle.vim
    let path='$VIM/vimfiles/bundle'
else
    set rtp+=~/.vim/bundle/Vundle.vim
    let path='~/.vim/bundle'
endif
call vundle#begin(path)
Plugin 'VundleVim/Vundle.vim'
Plugin 'scrooloose/nerdtree'
Plugin 'kshenoy/vim-signature'
Plugin 'vhda/verilog_systemverilog.vim'

call vundle#end()
filetype plugin indent on    " required

需要特別注意rtp和path兩個(gè)變量是否設(shè)置正確，否則通過BundleInstall命令安裝插件時(shí)會(huì)出現(xiàn)“不是編輯器命令”的報(bào)錯(cuò)。另外，如果GVim安裝在系統(tǒng)盤，運(yùn)行GVim安裝插件時(shí)需要使用管理員權(quán)限。
代碼中，Plugin關(guān)鍵詞后為插件在github網(wǎng)站上的項(xiàng)目地址。本文Verilog的開發(fā)環(huán)境需要使用如下插件：

• vim-signature：閱讀文件時(shí)增加標(biāo)簽，并實(shí)現(xiàn)標(biāo)簽之間的跳轉(zhuǎn)，具體用法可參考vim-signature；
• nerdtree：顯示當(dāng)前路徑的目錄樹結(jié)構(gòu)，具體用法可參考NERDTree插件；
• verilog_systemverilog：增加了Verilog/SystemVerilog的語法高亮，模塊和端口定義查找，代碼折疊凳功能，具體用法可參考此處。

Verilog模塊和端口定義的跳轉(zhuǎn)

verilog_systemverilog在universal-ctags的基礎(chǔ)上實(shí)現(xiàn)了Verilog/SystemVerilog中模塊和端口定義的查找，因此需要先安裝universal-ctags。

universal-ctags安裝和使用

universal-ctags在exuberant-ctags的基礎(chǔ)上增加了對Verilog/SystemVerilog的支持。Windows系統(tǒng)可從此處下載已經(jīng)編譯完成的包，并在系統(tǒng)的環(huán)境變量PATH中增加ctags命令的執(zhí)行路徑。其使用相對簡單，先通過命令ctags -R --languages=Verilog /path/to/the/code生成代碼的tags文件（可增加-f參數(shù)制定tags文件的存放目錄）。同時(shí)，在_vimrc中增加tags文件的查找路徑即可實(shí)現(xiàn)Verilog模塊定義的自動(dòng)跳轉(zhuǎn)和查看：

set tags=tags;
set autochdir

上述命令可滿足ctags的一般使用，其它命令及其參數(shù)可通過ctags --help查看幫助文檔。
在universal-ctags的基礎(chǔ)上，verilog_systemverilog提供了命令VerilogFollowInstance、VerilogFollowPort、VerilogGotoInstanceStart以實(shí)現(xiàn)Verilog代碼閱讀時(shí)查找模塊定義、端口定義、模塊實(shí)例化等常用功能?？稍赺vimrc文件中增加上述功能的GVim快捷鍵，以提高代碼閱讀的效率：

let mapleader="\<Space>"
nnoremap <leader>i :VerilogFollowInstance<CR>
nnoremap <leader>I :VerilogFollowPort<CR>
nnoremap <leader>u :VerilogGotoInstanceStart<CR>

實(shí)現(xiàn)Verilog代碼中成對標(biāo)簽跳轉(zhuǎn)

除了常用的模塊、端口查找，Verilog關(guān)鍵詞的匹配查找也是常用功能。Vim中集成了matchit.vim實(shí)現(xiàn)關(guān)鍵詞匹配功能，因此僅需在_vimrc文件中插入一行source $VIMRUNTIME/macros/matchit.vim，并在matchit.vim中增加要匹配搜索的關(guān)鍵詞即可實(shí)現(xiàn)所需的功能：

let b:match_ignorecase=0
let b:match_words=
  \ '\<begin\>:\<end\>,' .
  \ '\<if\>:\<else\>,' .
  \ '\<module\>:\<endmodule\>,' .
  \ '\<class\>:\<endclass\>,' .
  \ '\<program\>:\<endprogram\>,' .
  \ '\<clocking\>:\<endclocking\>,' .
  \ '\<property\>:\<endproperty\>,' .
  \ '\<sequence\>:\<endsequence\>,' .
  \ '\<package\>:\<endpackage\>,' .
  \ '\<covergroup\>:\<endgroup\>,' .
  \ '\<primitive\>:\<endprimitive\>,' .
  \ '\<specify\>:\<endspecify\>,' .
  \ '\<generate\>:\<endgenerate\>,' .
  \ '\<interface\>:\<endinterface\>,' .
  \ '\<function\>:\<endfunction\>,' .
  \ '\<task\>:\<endtask\>,' .
  \ '\<case\>\|\<casex\>\|\<casez\>:\<endcase\>,' .
  \ '\<fork\>:\<join\>\|\<join_any\>\|\<join_none\>,' .
  \ '`ifdef\>:`else\>:`endif\>,'

至此，基于GVim構(gòu)建的Verilog開發(fā)環(huán)境基本完成。