0.Signal Tap II 邏輯分析儀
Signal Tap II（STP）邏輯分析儀是Altera提供的FPGA內(nèi)置的邏輯分析儀，可以監(jiān)控一定范圍內(nèi)的FPGA內(nèi)部信號(hào)。該邏輯分析儀隨著RTL代碼被寫入FPGA中，在quartus繼承的軟件中可以查看信號(hào)變化情況，該邏輯分析儀應(yīng)用于以下場(chǎng)景：
無(wú)邏輯分析儀時(shí)
需要觀察片內(nèi)寄存器時(shí)
需要觀察的時(shí)間窗口不長(zhǎng)時(shí)
該邏輯分析儀不適用于以下場(chǎng)景：
長(zhǎng)時(shí)間觀察多bit信號(hào)（容量不足無(wú)法綜合）：這種情況建議使用VCS等仿真軟件仿真
長(zhǎng)時(shí)間觀察端口信號(hào)且有邏輯分析儀：直接使用邏輯分析儀
1.建立STP邏輯分析儀
該邏輯邏輯分析儀使用文件管理，在File->New中選擇SignalTap II Logic Analysis File即可。
點(diǎn)擊后會(huì)彈出如下所示的STP界面
后續(xù)操作中，在Quartus的文件選擇區(qū)中雙擊.stp文件也可以進(jìn)入該界面。
2.設(shè)置STP邏輯分析儀
2.1.設(shè)置要觀察的信號(hào)
需要注意的是，在這一步之前需要對(duì)設(shè)計(jì)進(jìn)行綜合，stp才能讀入設(shè)計(jì)中有哪些信號(hào)。隨后在如下圖所示操作添加信號(hào)：
添加完成后如下所示：
2.2.設(shè)置其他信息
設(shè)置的信息包括采樣時(shí)鐘、采樣深度和觸發(fā)信號(hào)等，其中：
采樣時(shí)鐘：表示采樣系統(tǒng)使用的時(shí)鐘，可以使用設(shè)計(jì)時(shí)鐘
采樣深度：采樣時(shí)間窗口長(zhǎng)度，即“采樣多久的數(shù)據(jù)”，越長(zhǎng)的采樣窗口消耗越多的RAM資源，過(guò)大的采樣深度容易導(dǎo)致綜合因?yàn)镽AM不夠失敗
觸發(fā)信號(hào)和觸發(fā)方式：什么時(shí)候開始采樣
設(shè)置采樣時(shí)鐘和采樣深度如下圖所示：
設(shè)置觸發(fā)信號(hào)如下所示：
2.3.選擇硬件設(shè)備
隨后需要選擇調(diào)試器，連接FPGA、調(diào)試器和PC，在以下窗口（在總體窗口的右上方）進(jìn)行如下操作。
3.重新綜合并下載
在Quartus界面重新綜合，并進(jìn)行燒寫。需要注意的是由于STP為硬件邏輯分析儀，因此除了更換硬件調(diào)試器（2.3）外，以上信息發(fā)生任何改動(dòng)都需要重新綜合并部署。
4.觀察信號(hào)
點(diǎn)擊下圖所示的按鈕觀察信號(hào)
若按鈕是灰色的，可能由于：
修改后沒(méi)有重新綜合部署
FPGA沒(méi)有通過(guò)調(diào)試器連接到PC
如果不是上述原因，可以重新進(jìn)行2.3步驟刷新一下。按下上述按鈕后，邏輯分析儀等待觸發(fā)信號(hào)，觸發(fā)后開始記錄指定信號(hào)，如下圖所示：
波形界面中，可以單擊左鍵放大波形，單擊右鍵縮小波形。
