vcs -sverilog +v2k +plusarg_save -ntb_opts uvm-1.1 \\
-f XXX/lib/vcs.f \\
+define+ASSERT_ON \\
-cm assert +define+COVER_ON \\
+define+XXX \\
+nospecify +lint=TFIPC-L +notimingcheck -debug_acc -j4 \\
-XgenLoopOpt=0x200 \\
-timescale=1ns/1fs +vcs+lic+wait -full64 +vcsd +memcbk +vpi \\
-cm line+fsm+cond -cm tgl \\
-cm_hier ../cfg/rtl_vcm.cfg -cm_dir ./${mode}/cov/simv.vdb \\
-Mdir=./${mode}/exec/uvm_test_csrc \\
-l ./${mode}/log/uvm_test.cmp_log \\
-o ./${mode}/exec/uvm_test_simv \\
-f ../cfg/tb.f
+vcs+lic+wait
等license
+v2k
使能verilog2000的標(biāo)準(zhǔn)
-timescale
- time_unit采用就近原則，例如頂層文件定義timescale后，中間文件再次定義timescale,則其后的文件按照中間文件定義的timescale執(zhí)行。
- time_precision則采用最小的精度
-override_timescale
統(tǒng)一所有的timescale
-f -F
-f采用絕對(duì)路徑；-F與-f類似，也可以采用絕對(duì)路徑，同時(shí)也支持相對(duì)路徑，但不允許嵌套使用。
VCS用-F解析filelist時(shí)，不允許文件嵌套使用，不支持`include “xxx.v”這種寫法，改為-f便ok了。
+incdir
`include "xxx.sv"
要用+incdir把xxx.sv的路徑指明。
-R
編譯完成后，自動(dòng)執(zhí)行當(dāng)前編譯生成的可執(zhí)行文件
+vcs+initmem+0|1|x|z
初始化RTL中所有mem的所有bit初始值
+vcs+initreg+0|1|x|z
初始化RTL中所有reg的所有bit初始值
VCS的+ -區(qū)別
-的一般是編譯時(shí)用的，編譯工具自帶的。
+的是插件，環(huán)境，驗(yàn)證語言，等等加的，可擴(kuò)展的，自定義的。
Dump波形文件
begin
$fsdbAutoSwitchDumpfile(1000，F(xiàn)SDB_SAVE_PATH，200);
$fsdbDumpvars(0，test_top);
#0 $fsdbDumpon;
#50000000 $fsdbDumpoff;
end
fsdb系統(tǒng)任務(wù)
$fsdbDumpfile(“file_name.fsdb”);
$fsdbAutoSwitchDumpfile(1000,"wave.fsdb",10,"fsdb_dump.log")
$fsdbDumpvars(0,"top.dut")
$fsdbDumpFlush
$fsdbDumpon
$fsdbDumpoff
$fsdbDumpFinish
tb.f里一般有什么
+libext+.v
-y XXX/memory/all/work/verilog 定義verilog的庫(kù)
-f rtl_top.f
-f env.f
vcs -full64 -sverilog +vpi -ntb_opts uvm-1.1 -l cmp.log -P /XXX/verdi/Verdi3_L-2016.06-1/share/PLI/VCS/LINUX64/novas.tab \
/XXX/verdi/Verdi3_L-2016.06-1/share/PLI/VCS/LINUX64/pli.a +define+FUNC_COV_EN \
-cm line+cond+tgl+fsm+branch -cm_cond allvectors+allops -debug_access+all \
-f /xxx/tb.f -y /XXX/synopsys/syn/O-2018.06-SP3/dw/sim_ver \
+incdir+/XXX/synopsys/syn/O-2018.06-SP3/dw/sim_ver +libext+.v
cov
testbench的頂層module名字是top， 收集top下的例化的rtl頂層模塊的下面所有層的覆蓋率
tree
如果用到了dw的東西
一般加上選項(xiàng)
-y $DC_HOME/dw/sim_ver +incdir+$DC_HOME/dw/sim_ver +libext+.v
