- BlackJack（21點）游戲

BlackJack即我們所熟悉的21點游戲，這是一種撲克牌游戲。
玩這個游戲需要一副撲克牌。從2個花到10個花的牌值就是牌花的點數(shù)，而A的牌值可以為1或者11.

• Verilog實現(xiàn)思路：

參考J.BHASKER的《Verilog HDL入門》，實現(xiàn)思路如下：
程序的輸入包括牌值信號card_value，位寬為4，發(fā)牌準(zhǔn)備信號card_rdy，以及時鐘信號clock.
程序的輸出包括獲勝信號win，失敗信號lost，以及準(zhǔn)備好接收新牌信號request_card，這個信號的作用在于反饋回輸入，牌值累加已經(jīng)完成，可以發(fā)牌。
此外，內(nèi)部處理需要當(dāng)前狀態(tài)信號bj_state，牌值總和信號total，位寬為5，牌值保存信號current_card_value，位寬為4，以及一個非常重要的A值的判別信號ace_as_11，其值為真是A作11，其值為假時，A作1.

采用狀態(tài)機(jī)方式描繪這個程序，一共需要8個狀態(tài)，分別為：
INITIAL_ST：初始狀態(tài)，完成信號歸零。
GETCARD_ST：接牌狀態(tài)，card_rdy為高時，將牌值存儲在內(nèi)部信號內(nèi)。
REMCARD_ST：將牌移走，進(jìn)行運算。
ADD_ST：牌值累加，累加結(jié)果放在total信號內(nèi)。
CHECK_ST：檢查輸贏狀態(tài)。如果total信號值低于17，轉(zhuǎn)入GETCARD_ST，再接收新牌；如果total信號值高于等于17，低于22，則判為贏，轉(zhuǎn)入WIN_ST狀態(tài)；否則進(jìn)入BACKUP_ST狀態(tài)，將A值置為1，再進(jìn)行判斷。
BACKUP_ST：這個狀態(tài)中total值高于21，此時判斷ace_as_11信號，其為高則total作減10處理，否則，判定為負(fù)。
LOST_ST： lost信號輸出為高，并將程序置為準(zhǔn)備好接收新牌，等待發(fā)牌準(zhǔn)備完成信號。
WIN_ST： win信號輸出為高，并將程序置為準(zhǔn)備好接收新牌，等待發(fā)牌準(zhǔn)備完成信號。

• 代碼

`timescale 1ns/1ns

module blackjack(card_rdy,card_value,request_card,win,lost,clock);

input card_rdy,clock;
input [0:3] card_value;
output win,lost,request_card;

parameter INITIAL_ST = 0,GETCARD_ST = 1, REMCARD_ST = 2,ADD_ST = 3, CHECK_ST = 4,
      WIN_ST = 5,BACKUP_ST = 6, LOST_ST = 7;

reg request_card,win,lost;
reg [0:2] bj_state;
reg [0:3] current_card_value;
reg [0:4] total;
reg ace_as_11;

always @(negedge clock)
    case(bj_state)
    
    INITIAL_ST:
        begin 
        total <= 0;
        ace_as_11 <= 0;
        win <= 0;
        lost <= 0;
        bj_state <= GETCARD_ST;
        end

    GETCARD_ST:
        begin
        request_card <= 1;

        if(card_rdy)
            begin
            current_card_value <= card_value;
            bj_state <= REMCARD_ST;
            end
        end

    REMCARD_ST:
        if(card_rdy)
            request_card <= 0;
        else
            bj_state <= ADD_ST;

    ADD_ST:
        begin
            if(~ace_as_11 && current_card_value)
                begin
                current_card_value <= 11;
                ace_as_11 <= 1;
                end
            total <= total + current_card_value;
            bj_state <= CHECK_ST;
        end

    CHECK_ST:
        if(total < 17)
            bj_state <= GETCARD_ST;
        else
            begin
            if(total < 22)
                bj_state <= WIN_ST;
            else
                bj_state <= BACKUP_ST;
            end

    BACKUP_ST:
        if(ace_as_11)
        begin
            total <= total - 10;
            ace_as_11 <= 0;
            bj_state <= CHECK_ST;
        end
        else
            bj_state <= LOST_ST;

    LOST_ST:
        begin
            lost <= 1;
            request_card <= 1;
            if(card_rdy)
                bj_state <= INITIAL_ST;
        end

    WIN_ST:
        begin
            win <= 1;
            request_card <= 1;
            if(card_rdy)
                bj_state <= INITIAL_ST;
        end

    default: bj_state <= INITIAL_ST;
    endcase

endmodule

module blackjack_tb;

reg clock,card_rdy;
reg [0:3]card_value;
wire win,lost,request_card;

blackjack U1(.card_rdy(card_rdy),.clock(clock),.card_value(card_value),.win(win),.lost(lost),.request_card(request_card));

always #50 clock = !clock;

initial 
    begin
    clock = 0;
    card_rdy = 0;
    card_value = 4'b0;
    
    wait(request_card == 1)
    begin
    #50 card_rdy = 1;
    card_value = 3;
    #200 card_rdy =0;
    end

    wait(request_card == 1)
    begin
    #50 card_rdy = 1;
    card_value = 4;
    #200 card_rdy =0;
    end

    wait(request_card == 1)
    begin
    #50 card_rdy = 1;
    card_value = 5;
    #200 card_rdy =0;
    end

    wait(request_card == 1)
    begin
    #50 card_rdy = 1;
    card_value = 1;
    #200 card_rdy =0;
    end
    
    wait(request_card == 1)
    begin
    #50 card_rdy = 1;
    card_value = 8;
    #200 card_rdy =0;
    end
    
    end
endmodule