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單選

1. 可以出現(xiàn)多個用例測試通過后某個測試點才能覆蓋的情況。

A. 正確
B. 錯誤

2. 下邊哪些因素不會影響芯片的性能（）

A. 工作電壓（supply voltage）
B. 工藝參數(shù)（process）
C. 芯片面積（die size）
D. 溫度（operating temperature）

工作電壓
芯片供電電壓降低后，芯片會變慢，電壓升高時，芯片會變快。
溫度
溫度對數(shù)字IC芯片閾值電壓Vt是有影響的，溫度升高引起Vt下降。閾值電壓Vt下降使芯片速度加快，但通常溫升導致遷移率下降更快，總的影響是溫度升高速度變慢

3. 時鐘的占空比指的是？

時鐘占空比是指時鐘信號高電平在一個周期之內(nèi)所占的時間比率

4. DDR SDRAM 的讀寫帶寬由工作頻率、數(shù)據(jù)位寬決定，與刷新無關(guān)。

A. 正確
B. 錯誤

DDR是雙倍數(shù)據(jù)速率(Double Data Rate)。允許在時鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，因而其速度是標準SDRAM的兩倍。
SDRAM刷新是為了保證數(shù)據(jù)不丟失。

5. 為了構(gòu)成 $40968$ 的RAM，最少需要 $10242$ 多少片

A. 24
B. 8
C. 12
D. 16

$\frac{存儲容量}{芯片容量} = \frac{4096*8}{1024*2} = 16$

字擴展
新增地址線加譯碼器接片選
位擴展
數(shù)據(jù)線直接擴展

6. 假設S0和S1的都是2’b11，下列和 $((S0==2’b11) | (S1==2’b11))$ 結(jié)果不同的是：

A. （S0==2’b11）||（S1==2’b11）
B. （S0==2’b11）| （S1==2’b11）
C. （S0 | S1）
D. （S0 || S1）

|| 邏輯或
| 位或

7. 關(guān)于亞穩(wěn)態(tài)，以下說法錯誤的是（）

A. 亞穩(wěn)態(tài)出現(xiàn)的概率與器件工藝，時鐘頻率等有關(guān)系
B. 數(shù)字系統(tǒng)中，信號無法滿足setup和hold時容易出現(xiàn)亞穩(wěn)態(tài)
C. 當一個觸發(fā)器進入亞穩(wěn)態(tài)，既無法準確預測寄存器的輸出電平，也很難預測何時輸出才能穩(wěn)定在某個正確地電平上
D. 亞穩(wěn)態(tài)打兩拍就可以消除

8. 同步數(shù)字系統(tǒng)中，異步電路處理不當可能引起的危害，說法正確地是（）

A. 亞穩(wěn)態(tài)和時序檢查不通過
B. 毛刺和時序檢查不通過
C. 亞穩(wěn)態(tài)和后端無法實現(xiàn)
D. 亞穩(wěn)態(tài)和毛刺

9. Shourt-current功耗（內(nèi)部短路功耗）屬于動態(tài)功耗？

A. 正確
B. 錯誤

靜態(tài)功耗
在CMOS電路中，靜態(tài)功耗主要是漏電流引起的功耗
動態(tài)功耗
1. 開關(guān)功耗（反轉(zhuǎn)功耗）
  電路在開關(guān)過程中對輸出節(jié)點的負載電容充放電所消耗的功耗。
2. 短路功耗（內(nèi)部功耗）
  由于輸入電壓波形并不是理想的階躍輸入信號，有一定的上升時間和下降時間，在輸入波形上升下降的過程中，在某個電壓輸入范圍內(nèi)，NMOS和PMOS管都導通，這時就會出現(xiàn)電源到地的直流導通電流，這就是開關(guān)過程中的短路功耗。

開短路

10. 模塊端口的輸入信號，如果沒有進行賦值，其值是（0/1、x/z）

高阻態(tài) Z
高阻，即輸出端屬于浮空狀態(tài)，只有很小的漏電流流動，其電平隨外部電平高低而定，門電平放棄對輸出電路的控制。或者可以理解為輸出與電路是斷開的。
不確定態(tài) X
設置CPLD芯片一引腳為輸入端口，但該端口沒有與任何輸入引腳相連，那有可能處于不確定狀態(tài)，容易受外部干擾的。

11. 編寫狀態(tài)機時，將狀態(tài)轉(zhuǎn)換和時序邏輯分開

A. 正確
B. 錯誤

13.流水線設計的優(yōu)點是（）

A. 綜合后電路的時鐘頻率可以更高
B. 綜合后電路的復雜度更低
C. 綜合后電路的功耗更低
D. 綜合后電路的面積可以更小

14. 建立時間（setup time）是指在觸發(fā)器的時鐘上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間；保持時間（hold time）是指在觸發(fā)器的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間

A. 正確
B. 錯誤

15. Reg[255:0] mem[31:0] 聲明定義了一個位寬為32bit 深度為256的memory

A. 正確
B. 錯誤

16. 五分頻電路的verilog實現(xiàn)，其計數(shù)值為（3/4/5/6）

一段程序?qū)崿F(xiàn)五分頻。

17. 一段程序：問，45這個節(jié)點上，A,B的值？

Fork
begin
A=1;
#20 A=0;
#30 A=1;
#50 A=0;
end
begin
B=1;
#20 B=0;
#30 B=1;
#50 B=0;
end
join

18. 數(shù)字芯片電路設計中，不需要考慮SI(信號完整性)，模擬部分才需要考慮

A. 正確
B. 錯誤

一般討論的信號完整性基本上以研究數(shù)字電路為基礎，研究數(shù)字電路的模擬特性。主要包含兩個方面：信號的幅度(電壓)和信號時序。

19. 在always塊中，被賦值的變量如果是+D374:D375組合邏輯，可以定義為wire

A. 正確
B. 錯誤

20. 組合邏輯電路通常由（）組合而成

A. 觸發(fā)器
B. 鎖存器
C. 門電路
D. 計數(shù)器

21. 對時鐘到輸出時間分析正確地是（）

時間分析

A. TCO = DATA DELAY – CLOCK DELAY + MOCRO TCO
B. TCO = DATA DELAY + CLOCK DELAY - MOCRO TCO
C. TCO = -DATA DELAY + CLOCK DELAY + MOCRO TCO
D. TCO = DATA DELAY +CLOCK DELAY + MOCRO TCO

時間路徑為觸發(fā)器到輸出端。
clock delay：發(fā)射時鐘路徑延時。

22.如果寄存器出現(xiàn)亞穩(wěn)態(tài)，則其亞穩(wěn)態(tài)的持續(xù)時間為（）

A. 小于一個時鐘周期
B. 大于一個時鐘周期
C. 不確定
D. 一個時鐘周期

23.編碼中，可以使用顯示端口映射，也可以使用位置端口映射，位置端口映射方式更好（正誤）

24. 下邊那個不屬于FSM的基本要素（）

A. 摩爾或米勒型
B. 輸入
C. 輸出
D. 狀態(tài)

有限狀態(tài)機,也稱為FSM(Finite State Machine)，其在任意時刻都處于有限狀態(tài)集合中的某一狀態(tài)。
摩爾或米勒應該是狀態(tài)機的類型。

25. 下面代碼產(chǎn)生的波形（）

always begin 
#5 clk=0;
#10 clk = ~clk ;
end

A. clk = 1；
B. clk = 0;
C. 周期為10
D. 占空比為1/3

26. 建立時間setup time，下列描述錯誤的是

A. setup time實際上主要是由寄存器內(nèi)部主Latch的K1，u1，u2引入的delay
B. setup time時間不能確保將導致數(shù)據(jù)采樣錯誤
C. setup time時間與工藝無關(guān)，只于設計的時鐘頻率有關(guān)
D. 建立時間是指時鐘上升沿之前，數(shù)據(jù)至少在setup time時間之前已經(jīng)穩(wěn)定，以保證采樣可靠

27. 乒乓buffer可以提高系統(tǒng)的數(shù)據(jù)吞吐量，提高系統(tǒng)的處理并行度

A. 正確
B. 錯誤

28. 芯片接口的三態(tài)數(shù)據(jù)總線實現(xiàn)時如何處理

A. 在芯片各功能子模塊內(nèi)把三態(tài)數(shù)據(jù)總線轉(zhuǎn)為單向的兩組總線
B. 在芯片內(nèi)部總線使用的地方把三態(tài)數(shù)據(jù)總線轉(zhuǎn)為單向的兩組總線
C. 不需要轉(zhuǎn)換
D. 在芯片頂層把三態(tài)數(shù)據(jù)總線轉(zhuǎn)為單向的兩組總線

FPGA中設定一個信號為三態(tài)門，在Verilog中，就是設定該信號的類型為inout。
通常用在總線接口中，因為在一個總線上同時只能有一個設備端口作輸出，這時其他端口必須在高阻態(tài)，同時可以輸入這個輸出端口的數(shù)據(jù)。所以，設備端口要掛在一個總線上，必須通過三態(tài)緩沖器。

fpga代碼設計中，記得有一條“原則”，對于三態(tài)口，盡量在頂層模塊使用三態(tài)，不要在內(nèi)部子模塊使用三態(tài)，不然會帶來一系列問題。

因此最好在芯片頂層就把三態(tài)數(shù)據(jù)總線分成兩根，內(nèi)部就不再使用三態(tài)門了。

29. 靜態(tài)時序分析中對建立時間（setup time）進行分析，應選取數(shù)據(jù)的哪個時序延時路徑進行計算

A. 最晚到達
B. 平均到達
C. 正常到達
D. 最早到達

30. 關(guān)于多bit信號的異步處理規(guī)范，以下不正確的是

A. 多bit數(shù)據(jù)異步處理時，可以使用直接打打拍的方式
B. 對幾個異步電路不能預知相互的相應時間時，可以根據(jù)情況，通過握手協(xié)議異步處理
C. 利用DMU電路結(jié)構(gòu)異步處理時，選擇信號要符合單bit同步信號要求，同步的數(shù)據(jù)要保持緩變，并被同步信號正確采樣
D. 利用格雷碼方式打拍異步處理時，格雷碼必須依次序變化，不能間隔

多bit數(shù)據(jù)的跨時鐘域同步常用方法：

二進制計數(shù)值格雷碼打兩拍法
此法主要是由于如果直接將二進制數(shù)打兩拍至下一時鐘域時，由于二進制計數(shù)的下一個值會出現(xiàn)多個位同時改變產(chǎn)生毛刺引發(fā)亞穩(wěn)態(tài)問題，而格雷碼計數(shù)只有一位改變，不會產(chǎn)生亞穩(wěn)態(tài)問題。
異步FIFO法
異步雙口RAM也是可以的。
DMUX

31. 下列描述正確的是

A. 阻塞賦值是和順序相關(guān)的，一般使用阻塞語句描述組合邏輯電路
B. 非阻塞賦值是和順序無關(guān)的，一般使用非阻塞語句描述組合邏輯電路
C. 阻塞賦值是和順序無關(guān)的，一般使用阻塞語句描述時序邏輯電路
D. 非阻塞賦值是和順序相關(guān)的，一般使用非阻塞賦值描述時序邏輯電路

32. 狀態(tài)機的狀態(tài)編碼使用參數(shù)定義，也可以使用`define進行定義

A. 正確
B. 錯誤

`define
作用 -> 常用于定義常量可以跨模塊、跨文件;
范圍 -> 整個工程;
parameter
作用 -> 常用于模塊間參數(shù)傳遞;
范圍 -> 本module內(nèi)有效的定義;
localparam
作用 -> 常用于狀態(tài)機的參數(shù)定義;
范圍 -> 本module內(nèi)有效的定義，不可用于參數(shù)傳遞;

33. 下面運算符，優(yōu)先級最高的是

A. ！
B. &
C. &&
D. <<

優(yōu)先級

34. 在Verilog語言中，a=4'b0101，b=4'b1010，那么a^b=

A. 4'b0000
B. 1'b1
C. 4'b1111
D. 1'b0

a^b
a、b對應的位異或
^a
將a中的每一位按位逐一進行異或

35. 以下哪個不是代碼實現(xiàn)的外在質(zhì)量要求

A. 健壯性
B. 可讀性
C. 完整性
D. 可靠性

36. 基于Verilog HDL，時鐘或復位信號可以出現(xiàn)在賦值表達式中

A. 正確
B. 錯誤

37. 獨熱碼和2進制碼相比較

A. 獨熱碼的組合邏輯資源更少
B. 獨熱碼的資源消耗都少
C. 獨熱碼的資源消耗都多
D. 獨熱碼的寄存器資源更少

38. 運算符的運算優(yōu)先級：!高于||; <<高于+;

A. 正確
B. 錯誤
<< 低于+

39. 根據(jù)輸出信號的特點，時序邏輯電路可以分為Mealy型和Moore型兩種，其中Moore型的輸出信號不僅取決于存儲電路的狀態(tài)，還取決于輸入變量

A. 正確
B. 錯誤

40. 靜態(tài)配置的控制寄存器，不需要進行異步處理

A. 正確
B. 錯誤

不定項

1. 下列說法正確的是

A. 異步FIFO設計不需要考慮兩個時鐘的頻率關(guān)系
B. 異步FIFO設計中使用格雷碼的目的之一是為了提高電路速度
C. 異步電路中，只有信號電平反轉(zhuǎn)才可能引入亞穩(wěn)態(tài)
D. 管腳靜態(tài)配置信號可以不用做異步處理

2. 以下哪些屬于時鐘的屬性

A. 占空比
B. 抖動
C. 時鐘漂移
D. 周期

3. 下列關(guān)于IC設計中同步復位與異步復位的區(qū)別，正確的是

A. 異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作
B. 異步復位對復位信號要求比較高，不能有毛刺
C. 異步復位也需要同步到對應的時鐘域，以便于后續(xù)STA分析
D. 同步復位在時鐘沿采復位信號，完成復位動作

ABCD

4. 異步電路的檢查或驗證方法

A. FPGA驗證測試
B. 代碼Review
C. STA
D. RTL仿真

5. 代碼覆蓋率主要包括

A. 功能覆蓋率
B. 條件覆蓋率
C. 狀態(tài)機覆蓋率
D. 行覆蓋率

6. SRAM面積大小與那些因素相關(guān)

A. 容量，即總bit數(shù)
B. 地址譯碼方式
C. 禁布區(qū)
D. BIST電路

ABCD

7. 關(guān)于綜合說法不正確的是

A. 如果實現(xiàn)的電路頻率比較高，一般建議使用LVT Cell庫綜合
B. 如果綜合時鐘過約束30%，后端就可以實現(xiàn)同等頻率
C. 綜合階段的時序Violation需盡可能優(yōu)化干凈，否則后端實現(xiàn)可能會出現(xiàn)困難
D. 一般為了綜合優(yōu)化的效果好，綜合工具使用越新越好

ABD

8. 自底向上（Bottom-Up）綜合策略的優(yōu)點是

A. 需要進行多次迭代
B. 可以根據(jù)不同模塊的不同特點和要求單獨進行優(yōu)化
C. 對內(nèi)存要求較小并且可以在多個機器上并行執(zhí)行
D. 某個模塊修改后不必重新綜合整個設計，減少了綜合時間

BCD

問答題

1. 時序分析

同步電路設計中，邏輯電路的時序模型如下

時序模型

T1為觸發(fā)器的時鐘端到數(shù)據(jù)輸出端的延時，T2和T4為連線延時，T3為組合邏輯延時，T5為時鐘網(wǎng)絡延時。1）假設時鐘clk的周期為Tcycle；2）假設Tsetup、Thold分別為觸發(fā)器的setup time和hold time。那么為了保證數(shù)據(jù)正確采樣（該路徑為非multi-cycle路徑），下面等式是否正確？如果不正確該如何修改？

T1 + T2 + T3 + T4 + T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 > Thold

不正確
T1 + T2 + T3 + T4 - T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 - T5 > Thold

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"華為"數(shù)字IC筆試

單選

1. 可以出現(xiàn)多個用例測試通過后某個測試點才能覆蓋的情況。

2. 下邊哪些因素不會影響芯片的性能（）

3. 時鐘的占空比指的是？

4. DDR SDRAM 的讀寫帶寬由工作頻率、數(shù)據(jù)位寬決定，與刷新無關(guān)。

5. 為了構(gòu)成的RAM，最少需要多少片

6. 假設S0和S1的都是2’b11，下列和結(jié)果不同的是：

7. 關(guān)于亞穩(wěn)態(tài)，以下說法錯誤的是（）

8. 同步數(shù)字系統(tǒng)中，異步電路處理不當可能引起的危害，說法正確地是（）

9. Shourt-current功耗（內(nèi)部短路功耗）屬于動態(tài)功耗？

10. 模塊端口的輸入信號，如果沒有進行賦值，其值是（0/1、x/z）

11. 編寫狀態(tài)機時，將狀態(tài)轉(zhuǎn)換和時序邏輯分開

13.流水線設計的優(yōu)點是（）

14. 建立時間（setup time）是指在觸發(fā)器的時鐘上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間；保持時間（hold time）是指在觸發(fā)器的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間

15. Reg[255:0] mem[31:0] 聲明定義了一個位寬為32bit 深度為256的memory

16. 五分頻電路的verilog實現(xiàn)，其計數(shù)值為（3/4/5/6）

17. 一段程序：問，45這個節(jié)點上，A,B的值？

18. 數(shù)字芯片電路設計中，不需要考慮SI(信號完整性)，模擬部分才需要考慮

19. 在always塊中，被賦值的變量如果是+D374:D375組合邏輯，可以定義為wire

20. 組合邏輯電路通常由（）組合而成

21. 對時鐘到輸出時間分析正確地是（）

22.如果寄存器出現(xiàn)亞穩(wěn)態(tài)，則其亞穩(wěn)態(tài)的持續(xù)時間為（）

23.編碼中，可以使用顯示端口映射，也可以使用位置端口映射，位置端口映射方式更好（正誤）

24. 下邊那個不屬于FSM的基本要素（）

25. 下面代碼產(chǎn)生的波形（）

26. 建立時間setup time，下列描述錯誤的是

27. 乒乓buffer可以提高系統(tǒng)的數(shù)據(jù)吞吐量，提高系統(tǒng)的處理并行度

28. 芯片接口的三態(tài)數(shù)據(jù)總線實現(xiàn)時如何處理

29. 靜態(tài)時序分析中對建立時間（setup time）進行分析，應選取數(shù)據(jù)的哪個時序延時路徑進行計算

30. 關(guān)于多bit信號的異步處理規(guī)范，以下不正確的是

31. 下列描述正確的是

32. 狀態(tài)機的狀態(tài)編碼使用參數(shù)定義，也可以使用`define進行定義

33. 下面運算符，優(yōu)先級最高的是

34. 在Verilog語言中，a=4'b0101，b=4'b1010，那么a^b=

35. 以下哪個不是代碼實現(xiàn)的外在質(zhì)量要求

36. 基于Verilog HDL，時鐘或復位信號可以出現(xiàn)在賦值表達式中

37. 獨熱碼和2進制碼相比較

38. 運算符的運算優(yōu)先級：!高于||; <<高于+;

39. 根據(jù)輸出信號的特點，時序邏輯電路可以分為Mealy型和Moore型兩種，其中Moore型的輸出信號不僅取決于存儲電路的狀態(tài)，還取決于輸入變量

40. 靜態(tài)配置的控制寄存器，不需要進行異步處理

不定項

1. 下列說法正確的是

2. 以下哪些屬于時鐘的屬性

3. 下列關(guān)于IC設計中同步復位與異步復位的區(qū)別，正確的是

4. 異步電路的檢查或驗證方法

5. 代碼覆蓋率主要包括

6. SRAM面積大小與那些因素相關(guān)

7. 關(guān)于綜合說法不正確的是

8. 自底向上（Bottom-Up）綜合策略的優(yōu)點是

問答題

1. 時序分析

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4. DDR SDRAM 的讀寫帶寬由工作頻率、數(shù)據(jù)位寬決定，與刷新無關(guān)。

5. 為了構(gòu)成 $40968$ 的RAM，最少需要 $10242$ 多少片

6. 假設S0和S1的都是2’b11，下列和 $((S0==2’b11) | (S1==2’b11))$ 結(jié)果不同的是：

7. 關(guān)于亞穩(wěn)態(tài)，以下說法錯誤的是（）

8. 同步數(shù)字系統(tǒng)中，異步電路處理不當可能引起的危害，說法正確地是（）

9. Shourt-current功耗（內(nèi)部短路功耗）屬于動態(tài)功耗？

10. 模塊端口的輸入信號，如果沒有進行賦值，其值是（0/1、x/z）

14. 建立時間（setup time）是指在觸發(fā)器的時鐘上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間；保持時間（hold time）是指在觸發(fā)器的時鐘上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間

16. 五分頻電路的verilog實現(xiàn)，其計數(shù)值為（3/4/5/6）

17. 一段程序：問，45這個節(jié)點上，A,B的值？

18. 數(shù)字芯片電路設計中，不需要考慮SI(信號完整性)，模擬部分才需要考慮

19. 在always塊中，被賦值的變量如果是+D374:D375組合邏輯，可以定義為wire

22.如果寄存器出現(xiàn)亞穩(wěn)態(tài)，則其亞穩(wěn)態(tài)的持續(xù)時間為（）

23.編碼中，可以使用顯示端口映射，也可以使用位置端口映射，位置端口映射方式更好（正誤）

27. 乒乓buffer可以提高系統(tǒng)的數(shù)據(jù)吞吐量，提高系統(tǒng)的處理并行度

30. 關(guān)于多bit信號的異步處理規(guī)范，以下不正確的是

32. 狀態(tài)機的狀態(tài)編碼使用參數(shù)定義，也可以使用`define進行定義

33. 下面運算符，優(yōu)先級最高的是

34. 在Verilog語言中，a=4'b0101，b=4'b1010，那么a^b=

36. 基于Verilog HDL，時鐘或復位信號可以出現(xiàn)在賦值表達式中

39. 根據(jù)輸出信號的特點，時序邏輯電路可以分為Mealy型和Moore型兩種，其中Moore型的輸出信號不僅取決于存儲電路的狀態(tài)，還取決于輸入變量

40. 靜態(tài)配置的控制寄存器，不需要進行異步處理

3. 下列關(guān)于IC設計中同步復位與異步復位的區(qū)別，正確的是