24 位 ADC 醫(yī)療設(shè)備低噪聲電源設(shè)計(jì)指南
一、引言
24 位模數(shù)轉(zhuǎn)換器（ADC）具有極高的分辨率，在醫(yī)療設(shè)備中廣泛用于采集極其微弱的生物電信號(hào)（ECG/EEG）或精密傳感器輸出。要讓 24 位 ADC 真正發(fā)揮標(biāo)稱精度，電源噪聲控制是一個(gè)繞不過去的關(guān)鍵環(huán)節(jié)。
直觀算一筆賬：
滿量程 5 V 的 24 位 ADC：
普通開關(guān)電源未經(jīng)處理的紋波：幾十 mV級(jí)，相當(dāng)于數(shù)萬 LSB的擾動(dòng)幅度。
如果電源不干凈，ADC 的最低幾位甚至十幾位會(huì)完全被噪聲吞噬。對(duì)于心電、腦電等微伏級(jí)信號(hào)，電源設(shè)計(jì)的好壞，直接決定了最終的信噪比（SNR）和有效位數(shù)（ENOB）。
本文結(jié)合 TI、ADI、Maxim 等廠家的應(yīng)用筆記，整理出一套面向 24 位醫(yī)療 ADC 的低噪聲電源設(shè)計(jì)思路，主要包括：
低噪聲 LDO 使用策略
模擬/數(shù)字電源域劃分與隔離
多級(jí)濾波設(shè)計(jì)
磁珠 / 電感去耦
PCB 布局與接地原則
希望為工程師提供一份可直接落地的“電源噪聲工程實(shí)踐指南”。
二、優(yōu)先使用低噪聲 LDO 穩(wěn)壓器
2.1 為什么要用 LDO？
相對(duì)開關(guān)電源，線性穩(wěn)壓器（LDO）最大的優(yōu)勢(shì)是：
沒有高頻開關(guān)動(dòng)作，本身不產(chǎn)生明顯的開關(guān)諧波噪聲；
具有一定的電源紋波抑制能力（PSRR），可以濾除上游電源的殘余紋波。
因此，對(duì)于 ADC 的模擬電源 AVDD和參考源供電，通常建議：
上游用開關(guān)電源解決效率問題；
下游用低噪聲 LDO 解決干凈電源問題。
2.2 “開關(guān) + LDO” 兩級(jí)架構(gòu)
典型做法：
用 DC/DC 把 12 V / 24 V 等高壓降到接近目標(biāo)電壓（如 5.5 V / 3.6 V）；
用低噪聲 LDO 再穩(wěn)壓到 ADC 所需的 5 V / 3.3 V / 2.5 V。
好處：
開關(guān)電源效率高，解決大功率降壓；
LDO 通過高 PSRR + 輸出噪聲特性，把紋波壓到μV 級(jí)別；
既省電，又能給 ADC、參考、模擬前端提供“干凈電源”。
2.3 LDO 選型要點(diǎn)
關(guān)注三個(gè)維度：
輸出噪聲
看數(shù)據(jù)手冊(cè)中的總輸出噪聲（μV_RMS）或噪聲密度（nV/√Hz）；
對(duì)于高精度模擬電源，一般希望 LDO 輸出噪聲做到幾十 μV_RMS 以內(nèi)。
PSRR vs 頻率曲線
低頻（<1 kHz）：決定電源紋波（如低頻紋波、慢變化）對(duì) ADC 的影響；
高頻（100 kHz–幾 MHz）：決定開關(guān)電源殘余噪聲能被壓制多少；
理想狀態(tài)是在開關(guān)頻率及其諧波附近仍有 > 60 dB PSRR，再配合外圍濾波。
輸入/輸出端濾波
LDO 前端：可加磁珠 + 電容做 π 型濾波，先把 DC/DC 紋波降一截；
LDO 輸出：緊靠負(fù)載再加一顆輸出電容（按手冊(cè)推薦），必要時(shí)再疊加一級(jí) RC/LC 濾波，提高“最后一公里”的純凈度。
結(jié)論：
對(duì) 24 位 ADC 而言，“開關(guān) + 低噪聲 LDO + 合理濾波”是最實(shí)用、性價(jià)比最高的電源供電結(jié)構(gòu)。
三、電源域劃分：模擬 / 數(shù)字分離
3.1 為什么要分模擬 / 數(shù)字電源？
原因很簡單：數(shù)字電路是噪聲制造機(jī)。
MCU、FPGA、接口總線（SPI、LVDS 等）在高速切換時(shí)，會(huì)產(chǎn)生大量的尖峰電流；
這些電流通過電源和地線回路形成電壓波動(dòng)，疊加到模擬電源上，就變成了 ADC 的干擾源。
大部分高精度 ADC（包括 ADS129）都會(huì)提供：
AVDD（模擬電源）
DVDD（數(shù)字電源）
就是為了讓你有機(jī)會(huì)把這兩部分分開處理。
3.2 實(shí)戰(zhàn)建議
獨(dú)立穩(wěn)壓源
理想狀態(tài)：AVDD 和 DVDD 各用一個(gè) LDO；
或者從同一上游電源分出來，經(jīng)過獨(dú)立 LC / LDO 支路形成兩個(gè)電源域。
電源拓?fù)?/b>
常見做法：
上游：一個(gè) 5 V 或 3.3 V 總線；
下游：AVDD = 通過磁珠 + LDO / RC 濾波；DVDD = 直接由上游 / 另一個(gè) LDO 供電；
兩者通過磁珠 / RC形成一定阻抗隔離，避免數(shù)字尖峰直接拉扯模擬電源。
地的處理：AGND / DGND
建議使用一整塊連續(xù)的地平面，不輕易“分割地”；
在版圖上把模擬和數(shù)字區(qū)域分開布局，“邏輯上分區(qū)，物理上鄰近”；
若確有 AGND/DGND 引腳：
在芯片附近短距離將 AGND 與 DGND 相連（單點(diǎn)連接），然后再到系統(tǒng)地；
防止兩個(gè)地之間產(chǎn)生電位差與環(huán)路。
小總結(jié)：電源分域 + 合理接地能顯著降低數(shù)字噪聲對(duì) ADC 量化噪聲底的污染，是 24 位系統(tǒng)里非常劃算的一筆投資。
四、多級(jí)電源濾波：從“大水管”到“微滴”
多級(jí)濾波的思路是：大處粗濾 + 小處精濾，逐級(jí)攔截噪聲。
4.1 開關(guān)電源輸出端：Bulk + LC 濾波
在 DC/DC 輸出端增加：
大容量電解 / 鉭電容（如 47–100 μF）做批量濾波；
串聯(lián)電感（或功率電感）構(gòu)成 LC 低通；
目標(biāo)：把數(shù)百 kHz 的開關(guān)紋波在源頭就削弱 20–40 dB。
電感選型要點(diǎn)：
飽和電流足夠大；
核材質(zhì)在開關(guān)頻率附近有足夠高的阻抗。
4.2 本地去耦電容：每個(gè) IC 必須有
在每個(gè)電源引腳（AVDD、DVDD 等）就近放置：
0.1 μF 貼片陶瓷電容（X7R/NP0 等級(jí)）
并聯(lián)一顆 1–10 μF 陶瓷電容
盡量：
電容與引腳同面、緊靠；
走線短而粗，直連到地平面，避免中間繞來繞去。
這些電容負(fù)責(zé)：
提供瞬態(tài)電流（給數(shù)字切換、ADC 內(nèi)部調(diào)制用）；
在 MHz 級(jí)別上把高頻噪聲短路到地。
4.3 RC / π 型二次濾波（對(duì)模擬/參考）
對(duì)于極敏感的節(jié)點(diǎn)（如：
ADC 的模擬電源支路；
參考電壓源供電；
基準(zhǔn)輸出到 ADC REF 引腳），
可以再多加一層RC / π 型濾波：
例：從 5 V 模擬電源拉一支路，串聯(lián) 10 Ω 電阻，再接 10 μF 電容到地；
截止頻率約 1.6 kHz
有效隔離外部高頻/中頻噪聲；
參考輸入處：
低噪聲基準(zhǔn) → 輸出端就地加 0.1 μF + 10 μF；
基準(zhǔn)電源輸入也可串聯(lián)磁珠 / RC，再加大電容。
注意：
RC 會(huì)帶來壓降與啟動(dòng)延時(shí)，需要結(jié)合系統(tǒng)時(shí)序考慮；
參考電壓不能隨意加大 RC，避免負(fù)載變化時(shí)產(chǎn)生慢響應(yīng)。
一句話：Bulk + LC → LDO → 本地去耦 → RC/π 精濾，層層過濾，把噪聲壓到接近 ADC 自身噪聲底。
五、磁珠與電感去耦：高頻噪聲“消音器”
磁珠是高頻噪聲管理的好幫手：
低頻 DC / 低頻下阻抗很低，對(duì)直流影響?。?/p>
在 MHz 級(jí)別變成幾十到上百歐姆的“電阻”，把高頻噪聲熱耗掉。
典型用法：
總電源 5 V → 磁珠 → ADC AVDD + 去耦電容
總電源 3.3 V → 磁珠 → 基準(zhǔn)芯片 VIN + 去耦電容
選型注意：
阻抗曲線
看產(chǎn)品在目標(biāo)噪聲頻段（如 500 kHz–50 MHz）是否有足夠高的阻抗峰；
額定電流 / 飽和特性
不能讓磁珠長期工作在接近飽和的電流區(qū)，否則高頻阻抗會(huì)大幅下降；
布局位置
緊貼被保護(hù)電路的入口放置；
磁珠后立刻接去耦電容，構(gòu)成良好的高頻“終結(jié)點(diǎn)”。
是否必須用磁珠？
如果系統(tǒng)簡單、所有電源都來自極低噪聲 LDO、沒有大功率開關(guān)器件，可以不加；
對(duì)大部分有 MCU / 無線 / DC/DC的混合信號(hào)板來說，磁珠是一顆很值的保險(xiǎn)絲。
六、PCB 布局與布線：決定上限的那一刀
很多 24 位系統(tǒng)“紙面性能很好，實(shí)測卻不行”，根源往往在 PCB 布局。
6.1 模擬 / 數(shù)字分區(qū)
空間上把模擬和數(shù)字物理分開：
一個(gè)“安靜角”放 ADC、模擬放大器、基準(zhǔn)、前端；
一個(gè)“吵鬧角”放 MCU、接口、無線、DC/DC。
高速數(shù)字線（時(shí)鐘、SPI、UART 等）：
遠(yuǎn)離高阻抗模擬輸入、參考線；
必要時(shí)用地銅/地平面隔著走。
6.2 地平面與接地方式
推薦做法：
整板一整塊連續(xù)地平面（比如 4 層板的內(nèi)層 GND）；
模擬、數(shù)字在同一地平面上，但通過布局區(qū)分；
如果 ADC 有 AGND / DGND，引腳處做“單點(diǎn)短接”；
少用“割裂地平面”的設(shè)計(jì)，避免回流電流繞遠(yuǎn)路產(chǎn)生輻射和地彈。
6.3 多層板與過孔
建議至少 4 層：
頂層信號(hào) / 內(nèi)層 GND / 內(nèi)層電源 / 底層信號(hào)；
對(duì)關(guān)鍵電源/地節(jié)點(diǎn)：
使用多顆并聯(lián)過孔降低寄生電感和電阻；
特別是 ADC 電源引腳附近的電源/地過孔。
6.4 去耦電容擺放
黃金規(guī)則：
去耦電容離芯片電源引腳越近越好，越直越好，越粗越好。
0.1 μF 高速去耦必須緊挨電源引腳焊盤；
盡量不要在電容與引腳之間插入過孔和長線；
大電容可稍微遠(yuǎn)一點(diǎn)，但也不要離得太遠(yuǎn)（一般幾毫米范圍內(nèi)）。
6.5 減少環(huán)路面積與耦合
差分信號(hào)成對(duì)走線、貼近地層，減小環(huán)路面積；
單端敏感信號(hào)上方/下方保持完整地平面，形成微帶結(jié)構(gòu)；
避免高速信號(hào)從模擬區(qū)域上方跨越，否則回流會(huì)在地平面繞出大環(huán)路。
TI 的建議可以概括成一句話：“用一塊地平面，但在布局上把模擬/數(shù)字分區(qū)，當(dāng)成割地一樣對(duì)待?！?/p>
七、結(jié)論與實(shí)踐建議
24 位 ADC 的電源設(shè)計(jì)不是“加幾個(gè)電容”這么簡單，而是一套系統(tǒng)工程。對(duì)醫(yī)療設(shè)備來說，這些原則尤其重要，因?yàn)椋?/p>
信號(hào)是微伏級(jí)別；
噪聲可能直接影響診斷結(jié)果；
同時(shí)還要滿足安全、隔離、可靠性等規(guī)范。
綜合建議可以歸納為：
架構(gòu)上：
上游用開關(guān)電源解決效率；
下游用低噪聲 LDO + 多級(jí)濾波解決純凈電源；
模擬 / 數(shù)字電源分域，AGND / DGND 在芯片附近單點(diǎn)相連。
器件選型上：
選低噪聲、高 PSRR 的 LDO；
對(duì)參考電壓源單獨(dú)精心設(shè)計(jì)電源與濾波；
合理使用磁珠 / 電感隔離高頻噪聲。
PCB 實(shí)現(xiàn)上：
模擬/數(shù)字元件物理分區(qū)；
保持連續(xù)的地平面，慎用地分割；
去耦電容貼近引腳，關(guān)鍵電源/地多過孔并聯(lián)；
避免高速數(shù)字線穿越模擬區(qū)域，減少環(huán)路面積。
只要按上述思路逐步落地，并結(jié)合官方評(píng)估板、仿真與實(shí)際測試去驗(yàn)證，完全有可能將電源噪聲控制在微伏級(jí)別，讓 24 位 ADC 在醫(yī)療設(shè)備中逼近其理論有效位數(shù)，為 ECG/EEG 等精密測量提供穩(wěn)定可靠的電源基礎(chǔ)。
