需要文件：
- Foundry提供的standard cell的Spice網(wǎng)表庫，通常為
cdl格式- PDK提供的仿真庫(
*.scs文件)- PDK提供的管子模型(含
symbol/spectre/....)
STEP1：
在ICC中輸出門級網(wǎng)表，記得write_verilog的時候加-pg選項，并且在write_verilog之前加hdl verilog -hierachy，使得生成的網(wǎng)表層次關系正確。
STEP2：
使用V2LVS命令將門級網(wǎng)表轉換成SPICE網(wǎng)表，V2LVS要加-i的選項，使得生成的網(wǎng)表PIN符合SPICE規(guī)范。生成后的網(wǎng)表最好去掉最前面的“.include...”，把SPICE網(wǎng)表庫直接拷貝添加到剛生成的SPICE網(wǎng)表中去，這樣在第3步中進行導入的時候，reference library可以直接寫PDK的管子模型庫。
STEP3：
將第2步產生的Spice網(wǎng)表在Cadence中用CDL import的方式導入，導入后，給頂層模塊創(chuàng)建完Symbol，就可以調用其搭建testbench然后在Analog Enviroment中使用Spectre/Ultrasim進行仿真了。
