by yang
最近準備數(shù)字IC崗時復習整理的知識點，參考了比較火的fpga面試題，和一些相關知識。主要是寫著自己看著方便的，有很多不嚴謹?shù)牡胤?，有些地方有參考鏈接，那些博客寫的都很好?/p>
Part.6
常見其他問題
1：verilog運算符
2：function和task區(qū)別
3：什么是”線與”邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求?
4：有四種復用方式，頻分多路復用，寫出另外三種？
5：阻塞式賦值和非組塞式賦值的區(qū)別？
6：16分頻電路中需要多少觸發(fā)器？
7：用D觸發(fā)器做個二分頻的電路？畫出邏輯電路？D觸發(fā)器長什么樣？
8：Xilinx中與全局時鐘資源和DLL相關的硬件原語：
9：DDR與緩存管理 memory
10：sram,falsh memory,及dram的區(qū)別?
11：DDR上電時序，功耗，信號完整性，讀寫時序。。。
常見其他問題
1：verilog運算符
~ 取反 NOT
& | 與或
^ 異或 XOR
^~ 同或
要會做計算題
2：function和task區(qū)別
- func只能與主模塊共用一個方陣時間單位，但task可以自己定義自己仿真時間單位
- func不能啟動task，但task可以啟動其他task和func
- func至少有一個輸入變量，task可以沒有或多個任何類型的變量
- func返回一個值，task不返回值
3：什么是"線與"邏輯,要實現(xiàn)它,在硬件特性上有什么具體要求?
線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上,要用oc門來實現(xiàn),由于不用 oc門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應加一個上拉電阻。Oc門就是集電極開路門。
4：有四種復用方式，頻分多路復用，寫出另外三種？
四種復用方式：頻分多路復用（FDMA），時分多路復用（TDMA），碼分多路復用（CDMA），波分多路復用（WDM）
5：阻塞式賦值和非組塞式賦值的區(qū)別？
非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中。
阻塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述中。
賦值問題：阻塞和非阻塞，賦值都是在clk沿到達時就實現(xiàn)的，clk一到，并列幾個非阻塞同時被賦值。
非阻塞是指因為同時賦值，所以這次的賦值結(jié)果只有在下一個clk到來時才能被引用。但是上一個clk已經(jīng)賦值成功。
6：16分頻電路中需要多少觸發(fā)器？
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
7：用D觸發(fā)器做個二分頻的電路？畫出邏輯電路？D觸發(fā)器長什么樣？
顯示工程設計中一般不采用這樣的方式來設計，二分頻一般通過DCM來實現(xiàn)。通過DCM得到的分頻信號沒有相位差。
parameter [4:0] // synopsys enum code
IDLE = 5'd0,
S1 = 5'd1,
S2 = 5'd2,
S3 = 5'd3,
ERROR = 5'd4;
8：Xilinx中與全局時鐘資源和DLL相關的硬件原語：
常用的與全局時鐘資源相關的Xilinx器件原語包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關于各個器件原語的解釋可以參考《FPGA設計指導準則》p50部分。
9：DDR與緩存管理 memory
10：sram,falsh memory,及dram的區(qū)別?
- sram：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用
- flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失
- dram：動態(tài)隨機存儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內(nèi)存使用。
11：DDR上電時序，功耗，信號完整性，讀寫時序。。。
用MIG IP核生成。
改ucf，根據(jù)bank電壓，引腳約束。
調(diào)節(jié)內(nèi)部上拉電阻、輸出阻抗來改善DDR信號完整性。
為什么我們不用ddr，緩存夠了。高速產(chǎn)生信號完整性問題。
后面一些還沒有補充完整……但我的秋招季已經(jīng)結(jié)束了，就不繼續(xù)寫了。
