姓名：李沈軒????學(xué)號(hào)：20181214373????學(xué)院：廣研院
【原文鏈接】7nm 制程工藝到底指什么？ - 知乎 (zhihu.com)
【嵌牛導(dǎo)讀】本文介紹了什么是7nm制程工藝
【嵌牛鼻子】7nm制程工藝
【嵌牛提問】7nm 制程工藝到底指什么？
【嵌牛正文】
隨著消費(fèi)電子產(chǎn)品市場的火熱，就算是科技小白，對(duì)于7nm 制程工藝這個(gè)詞也是有所耳聞的，那么7nm 制程工藝到底指的是什么呢 ？
學(xué)過半導(dǎo)體器件物理或者微電子相關(guān)專業(yè)的同學(xué)，應(yīng)該知道，幾nm 工藝制程指的是MOS 晶體管的源和漏的距離，也就是Gate Length;
Gate Length 確實(shí)是決定MOSFET 的關(guān)鍵尺寸，制程節(jié)點(diǎn)以0.7倍的速度減小，單位面積芯片上晶體管數(shù)量以2倍的速度增加。下圖中可以看到Gate length的縮小進(jìn)程，1990年以前Gate length 的減小幾乎完全線性，1990年以后減小速度更快，0.72x/gen, 并且不再完全線性。
所以，用Gate length 來定義制程工藝節(jié)點(diǎn)是合理的也是有意義的，那么制程節(jié)點(diǎn)命名和實(shí)際Gate length 真的是一致的嗎？
答案并不是，從0.35um 制程工藝以后，制程工藝節(jié)點(diǎn)和Gate length 以及half pitch 就已經(jīng)不再完全相符，只是工藝節(jié)點(diǎn)和Gate length 都是同步的減小，晶體管的密度同步的增加，而且Gate length 一直都比工藝節(jié)點(diǎn)小，所以認(rèn)為工藝節(jié)點(diǎn)的減小就是Gate length 的減小也是可以的，工藝節(jié)點(diǎn)可以很好地用來衡量工藝的先進(jìn)程度。
但是，這種狀況在22nm 以下制程時(shí)開始變得眼花繚亂，由于3D立體結(jié)構(gòu)FINFET的出現(xiàn)以及各廠商的營銷宣傳，英特爾以外的廠商在工藝制程的命名上用盡心機(jī)，三星和臺(tái)積電也就是在此時(shí)完成了名義上對(duì)英特爾的超越。
例如在14nm 工藝節(jié)點(diǎn)上，英特爾的14nm比其他廠商的14nm/16nm 在任何維度上都要優(yōu)越不少，但是并不妨礙其他廠商在商業(yè)上取得巨大回報(bào)，嘗到甜頭后的其他廠商在后續(xù)工藝節(jié)點(diǎn)命名宣傳上愈發(fā)不可收拾，工藝制程節(jié)點(diǎn)開始失去其應(yīng)有的意義。
面對(duì)這種混亂狀況，時(shí)任英特爾工藝架構(gòu)和集成總監(jiān)的Mark Bohr 還一度公開為自家產(chǎn)品打抱不平，聲稱英特爾10nm工藝的柵極間距是54nm，是同時(shí)代10nm最強(qiáng)。
此外，他還發(fā)表了一篇名為“讓我們清理半導(dǎo)體工藝命名的混亂”的文章。在這篇文章中，Bohr直指業(yè)界在半導(dǎo)體工藝命名上的混亂狀態(tài)，并給出了一個(gè)衡量半導(dǎo)體工藝水平的公式。顯然，這里針對(duì)的就是三星和臺(tái)積電。
由于制程工藝衡量的混亂，各廠商工藝制程數(shù)字已經(jīng)不能完全衡量制程水平了，也就有了各種不同工藝制程間性能的爭議的口水戰(zhàn)：
突破常理?研發(fā)4年,英特爾的10nm芯片工藝,比臺(tái)積電的7nm還要強(qiáng)www.baidu.com
在這場爭端中，臺(tái)積電和三星確實(shí)有些勝之不武，但是憑借在營銷和研發(fā)上的雙雙發(fā)力，在后續(xù)的先進(jìn)制程工藝水平上還是完成了對(duì)英特爾的實(shí)際反超，英特爾也收獲了“牙膏廠”的稱號(hào)。
至此，關(guān)于工藝制程的命名有了一個(gè)比較明確的定義：
The term " ？ nm" is simply a commercial name for a generation of a certain size and its technology, as opposed to gate length or half pitch.
也就是“幾nm”制程工藝僅僅只是一個(gè)代表某種特定尺寸和技術(shù)的商業(yè)名稱，并不指代實(shí)際的 Gate length 或者 half pitch。
類似于中國白酒行業(yè)的年份酒，比如5年、10年、30年這樣的年份標(biāo)注，并不是真實(shí)窖藏時(shí)間，只是一種標(biāo)識(shí)。
FINFET 讓晶體管從平面轉(zhuǎn)向了3D立體結(jié)構(gòu)，也就需要更多的參數(shù)來衡量晶體管的特征尺寸。
比如 Fin 的高度，F(xiàn)in 的寬度，F(xiàn)in 間距 （Fin Pitch），Gate length，Gate width;
此外，業(yè)界對(duì)于工藝節(jié)點(diǎn)的描述又用到了兩個(gè)特征尺寸，Gate pitch（柵極間距）和Interconnect pitch（內(nèi)連接間距，最小金屬間距MMP，M1 pitch，即第一個(gè)金屬層的pitch 尺寸，第一個(gè)金屬層是金屬層中尺寸最小的），這兩個(gè)尺寸圍成的方框可以用來衡量一個(gè)晶體管的面積（但是方框區(qū)域并非就是一個(gè)晶體管區(qū)域面積），方框面積越小，晶體管的密度也就可以做得越高。
比如上圖中，臺(tái)積電的7nm 制程工藝，Gate pitch 是57nm，Interconnect pitch 是40nm; 不難注意到，英特爾的10nm 制程工藝的 Gate pitch/ Interconnect pitch和臺(tái)積電的7nm 工藝是差不多的，這也是最終兩者的晶體管密度和性能差不多的原因。所以臺(tái)積電的7nm 制程和英特爾的10nm 制程其實(shí)是對(duì)等的產(chǎn)品，而不是兩代產(chǎn)品的差異，由于命名的差異讓臺(tái)積電的7nm 工藝更加引人矚目。
下圖是 Gate Pitch 和Metal pitch 的示意圖，Metal pitch的大小并不是一個(gè)完整晶體管的實(shí)際高度。
了解完7nm 制程的特征尺寸，看起來其實(shí)7nm 制程工藝并沒有我們想象的那么小，甚至和7nm這個(gè)長度完全沒有什么關(guān)系，那么7nm 制程工藝的晶體管中就沒有特征尺寸在7nm 左右的位置嗎？
答案是：還真有。
以下是各廠商7nm 制程工藝的特征尺寸和一些工藝參數(shù)，我們可以發(fā)現(xiàn)其中有兩個(gè)比較小的特征尺寸，一個(gè)是Fin的寬度只有6nm, 另一個(gè)是 Gate length 在8~10nm;
那么7nm 是不是指Fin 的寬度呢？其實(shí)早在22nm Finfet 制程工藝的時(shí)候，F(xiàn)in 的寬度就已經(jīng)做到了8nm，但是由于實(shí)際每一個(gè)晶體管包含多個(gè)Fin, 所以Fin 的寬度并不能作為衡量晶體管密度的特征參數(shù)；Gate length也是，Gate length雖然很小，但是如果Gate 間距很大，單位面積可以容納的晶體管數(shù)目依然很少。
下圖是實(shí)際Finfet 中Fin 的TEM圖片，F(xiàn)in 的頂端寬度約為8nm：
總結(jié)
7nm 制程工藝僅僅只是一個(gè)代表某種特定尺寸和技術(shù)的商業(yè)名稱，并不指代實(shí)際的 Gate length 或者 half pitch。每個(gè)廠商對(duì)于7nm 制程工藝都有不同的Gate pitch 和 Interconnect pitch的定義設(shè)計(jì)，不同廠商相同制程工藝的產(chǎn)品也不完全具有可比性。
