IP屬地：陜西
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快速DUT驗(yàn)證
sometimes,自己寫了塊RTL，想快速地輸入激勵(lì)看一下結(jié)果；根據(jù)UVM的套路一步步的搭建看來(lái)是太費(fèi)勁了；本文就給出了一種簡(jiǎn)單方法，可以快速...
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聊一聊8B/10B的verilog實(shí)現(xiàn)1. 設(shè)計(jì)思想 1.1 輸入輸出與功能簡(jiǎn)述 8B/10B的輸入： d8[7:0]：待編碼信號(hào)； dp_in：鏈路目前的disparity k_e...
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用C構(gòu)造網(wǎng)絡(luò)數(shù)據(jù)包（可作為SV的激勵(lì)）
作為一個(gè)非SDK開(kāi)發(fā)者，對(duì)于舞弄C完成硬件寄存器配置，寫各種底層SDK的JOB覺(jué)得非常的神奇；對(duì)于bit，byte級(jí)別的操作，覺(jué)得C操作起來(lái)好吃...
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聊一聊CRC并行計(jì)算CRC簡(jiǎn)單算法和一種并行計(jì)算請(qǐng)參考《CRC原理與快速verilog仿真》LFSR的定義請(qǐng)參考《多項(xiàng)式乘除法的LFSR實(shí)現(xiàn)》 1 單一寬度的并行C...
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CRC原理與快速Verilog仿真1 CRC算法 如 POLY=10011；輸入DATA=11100110； POLY位寬=5； 將DATA后面添加5-1=4位個(gè)0；DATA...
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自動(dòng)搭建UVM環(huán)境--Auto ENV（V1.0）
如何的快速的搭建UVM環(huán)境呢，最好是一鍵式的創(chuàng)建，User只填空式的修改部分文件即可；基于這樣的設(shè)想，開(kāi)發(fā)了Auto Env的腳本； 1 ENV...
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計(jì)算機(jī)組成與設(shè)計(jì)RISC-V版導(dǎo)讀--Chapter2chapter2 Instructions: Language of the Computer 秉承著計(jì)算機(jī)專家的一貫思路，首先介紹一下子指令；...
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計(jì)算機(jī)組成與設(shè)計(jì)RISC-V版導(dǎo)讀--Chapter1
Chapter1 Computer Abstractions and Technology 寫過(guò)論文的人對(duì)abstraction一定不會(huì)陌生；不...
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計(jì)算機(jī)組成與設(shè)計(jì)RISC-V版導(dǎo)讀--前言最近由于NCP隔離在家，無(wú)所事事，索性讀一本好書(shū)，將自己的心得分享給大家；本書(shū)的名稱為《計(jì)算機(jī)組成與設(shè)計(jì) 硬件/軟件接口 RISC-V版》 讀大...