注：其實(shí)CMOS靜態(tài)反相器等價(jià)于一個(gè)非門！SRAM cell 6T等價(jià)于SR鎖存器（也就是RS觸發(fā)器） 6T：指的是由六個(gè)晶體管組成，如圖中的M...
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SRAM的工作原理圖解
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DC環(huán)境配置
DC環(huán)境配置文件 根據(jù)文章《Tcl與Design Compiler （四）——DC啟動環(huán)境的設(shè)置》[https://www.cnblogs.co...
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數(shù)字電路基礎(chǔ)本節(jié)將介紹數(shù)字電路的基礎(chǔ)知識。數(shù)字電路是利用數(shù)字信號的電子電路。近年來，絕大多數(shù)的計(jì)算機(jī)都是基于數(shù)字電路實(shí)現(xiàn)的。 1.3.1什么是數(shù)字電路 數(shù)字...
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組合邏輯電路設(shè)計(jì)
組合邏輯電路設(shè)計(jì) 數(shù)字電路設(shè)計(jì)分為幾個(gè)等級，分別為architecture level，架構(gòu)級別，或者說是算法級別；behavioral lev...
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數(shù)字電路后端設(shè)計(jì)流程
1.數(shù)據(jù)準(zhǔn)備。對于CDN的Silicon Ensemble而言后端設(shè)計(jì)所需的數(shù)據(jù)主要有是Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的...
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數(shù)字前端設(shè)計(jì)雜談
今天突然想從一個(gè)數(shù)字電路設(shè)計(jì)工程師入門者的角度來分析下目前我所看到的東西，以及自己的展想推測。芯片設(shè)計(jì)是一個(gè)巨大的流程，包括數(shù)字模擬電路設(shè)計(jì)，物...
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Verilog（2）關(guān)于選擇
時(shí)序電路或者組合邏輯中都會遇到根據(jù)相應(yīng)的情況選擇相應(yīng)的邏輯處理方式或者結(jié)果的情況，這時(shí)候一般會使用到大概有以下三種方式： 第一種是采用assig...
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Verilog（1）關(guān)于賦值
Verilog的賦值語句主要包括以下四種：按照賦值的強(qiáng)度順序分別為”force”>”procedural block中的assign”>”=”>...
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ECE530 Homework 2 (Register Transfer Level Power Reduction)
4.1 Original DC_EX power estimation Power (mW)Original DesignTotal Dynam...
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