計(jì)算機(jī)組成原理

• IEEE754浮點(diǎn)數(shù)標(biāo)準(zhǔn)：
  IEEE754標(biāo)準(zhǔn)規(guī)定
• 各種周期整理：
  指令周期：是指從取指令、分析指令到執(zhí)行完所需的時(shí)間，一個(gè)指令周期中包含取指周期、取數(shù)周期、執(zhí)行周期、中斷周期等。
  機(jī)器周期（CPU周期）：取指周期、取數(shù)周期、執(zhí)行周期等等這些周期都屬于機(jī)器周期。
  時(shí)鐘周期（節(jié)拍）：最小單位，一個(gè)機(jī)器周期中包含若干個(gè)時(shí)鐘周期。
  時(shí)長：指令周期>CPU周期>時(shí)鐘周期
  總線周期：一次總線操作所需的時(shí)間，通常由若干個(gè)時(shí)鐘周期構(gòu)成，與機(jī)器周期類似。
• DMA相關(guān)知識(shí)點(diǎn)：
  DMAC（DMA控制器）向CPU發(fā)出總線請求，CPU將在當(dāng)前總線周期結(jié)束時(shí)響應(yīng)，而中斷請求只能在當(dāng)前指令的執(zhí)行周期結(jié)束之后。
  DMA方式適合高速大批量數(shù)據(jù)的傳輸，而通道既可用于慢速設(shè)備，也可用于快速設(shè)備。
  DMA傳送方式：
  1. 停止CPU訪問內(nèi)存：CPU停下，讓DMA訪問主存。
  2. DMA與CPU交替訪存：將CPU的工作周期分為兩部分，一部分CPU訪存，另一部分DMA訪存。
  3. 周期挪用方式：當(dāng)CPU與DMA同時(shí)請求訪存時(shí)，CPU讓出一個(gè)總線周期給DMA控制器。
• MIPS：是指每秒執(zhí)行多少百萬條指令，是計(jì)算機(jī)系統(tǒng)的指令執(zhí)行速度，不是運(yùn)算速度
  MFLOPS：每秒執(zhí)行多少百萬次浮點(diǎn)運(yùn)算，是運(yùn)算速度。
• IO控制方式中的IOP方式是指：輸入輸出處理機(jī)方式。
• 主存與輔存的區(qū)別是能否被CPU直接訪問。
• 雙端口存儲(chǔ)器擁有兩套相互獨(dú)立的讀寫電路，可以并行地獨(dú)立工作。
• Cache用于提高訪問速度，IO緩沖buffer用于減少響應(yīng)次數(shù)。
• USB是通用串行總線。
• 流水線分類：
  1. 按處理機(jī)級別分：操作部件級，指令級，處理機(jī)級
  2. 按功能分：單功能流水線，多功能流水線
  3. 按工作方式分：靜態(tài)流水線，動(dòng)態(tài)流水線
  4. 按流水線結(jié)構(gòu)分：線性流水線，非線性流水線
• 總線仲裁方式按其仲裁控制機(jī)構(gòu)的設(shè)置可分為集中仲裁方式和分布仲裁方式。
• CRC碼生成多項(xiàng)式的條件：
  1. 任何一位發(fā)生錯(cuò)誤都應(yīng)該使余數(shù)不為0
  2. 不同位發(fā)生錯(cuò)誤應(yīng)使余數(shù)不同
  3. 對余數(shù)作模2除法，應(yīng)能使余數(shù)循環(huán)
• 除法運(yùn)算中，定點(diǎn)小數(shù)要求|被除數(shù)|<|除數(shù)|，定點(diǎn)整數(shù)要求|被除數(shù)|>|除數(shù)|。
• 計(jì)算機(jī)的主要性能指標(biāo)：
  • 吞吐量：單位時(shí)間內(nèi)處理請求的數(shù)量。
  • 響應(yīng)時(shí)間：從發(fā)出請求到系統(tǒng)響應(yīng)并獲得所需結(jié)果的等待時(shí)間。
  • CPU時(shí)鐘周期：主頻的倒數(shù)。
  • 主頻（CPU時(shí)鐘頻率）：機(jī)器內(nèi)部主時(shí)鐘的頻率。
  • CPI：執(zhí)行一條指令所需的時(shí)鐘周期數(shù)。
  • MPIS：每秒鐘執(zhí)行多少百萬條指令。
• 磁盤存儲(chǔ)陣列（RAID）是并行處理技術(shù)在磁盤系統(tǒng)中的應(yīng)用，是為了增大容量并提高I/O性能。
• SRAM（雙穩(wěn)態(tài)觸發(fā)器）：速度快、集成度低、功耗大、用于高速緩存。
• DRAM（柵極電容）：集成度高、速度慢、功耗低、用于大容量主存儲(chǔ)器。
• 真值零的原碼和反碼表示不唯一，原碼：00000和10000，反碼：00000和11111 。
• 真值零的補(bǔ)碼和移碼表示是唯一的，補(bǔ)碼：00000，移碼：100000 。
• 浮點(diǎn)數(shù)的運(yùn)算是可以提高計(jì)算機(jī)的運(yùn)算速度的。
• 中斷判優(yōu)中可以用硬件實(shí)現(xiàn)排隊(duì)也可以用軟件查詢的方式實(shí)現(xiàn)排隊(duì)，硬件排隊(duì)的優(yōu)先級是固定的，軟件查詢是按優(yōu)先順序依次訪問各個(gè)中斷源，改變查詢順序也就改變了優(yōu)先級。
• 只有RAM是隨機(jī)方式存取的存儲(chǔ)器，ROM，CD-ROM只能隨機(jī)讀。
• cache和主存都可以被CPU直接訪問。
• 動(dòng)態(tài)流水線是在同一時(shí)間執(zhí)行不同功能的流水線，并且功能數(shù)可以變化，所以動(dòng)態(tài)流水線必定是多功能流水線。
• 集中式總線仲裁方式包括：獨(dú)立請求方式，計(jì)數(shù)器定時(shí)查詢方式，鏈?zhǔn)讲樵兎绞?，其中響?yīng)速度最快的是獨(dú)立請求方式
• 碼距d與 檢錯(cuò)個(gè)數(shù)e，糾錯(cuò)個(gè)數(shù)t的關(guān)系：
  d>=e+1, d>=2t+1, d>=e+t+1(e>t)

簡答題

DMA的特點(diǎn)，能否代替程序中斷？

特點(diǎn)：
以響應(yīng)隨機(jī)請求的方式，實(shí)現(xiàn)主存與I/O設(shè)備的快速數(shù)據(jù)傳送
僅占用系統(tǒng)總線，不切換程序，所以不影響CPU執(zhí)行狀態(tài)，提高了CPU利用率
只能做簡單的數(shù)據(jù)傳送，難以識(shí)別與處理復(fù)雜情況

因?yàn)镈MA不能處理復(fù)雜事態(tài)，所以不能代替程序中斷。

組合邏輯控制器與微程序控制器的不同之處

組合邏輯控制器是根據(jù)控制要求和狀態(tài)，采用組合邏輯技術(shù)來實(shí)現(xiàn)的，其微操作信號發(fā)生器是由專門電路組成的復(fù)雜樹形網(wǎng)絡(luò)構(gòu)成的。

微程序控制器是采用存儲(chǔ)邏輯來實(shí)現(xiàn)的，微程序控制器是將微操作信號代碼化，使每條機(jī)器指令轉(zhuǎn)化成為一段微程序存入控制存儲(chǔ)器中，執(zhí)行指令時(shí)，讀出控存中的微指令，由微指令產(chǎn)生微操作控制信號。

什么是軟硬件邏輯功能等效？提高軟件比例會(huì)怎樣？

……等效：任何由硬件實(shí)現(xiàn)的操作，在原理上均可用軟件模擬來實(shí)現(xiàn)，同樣，任何由軟件實(shí)現(xiàn)的操作，在原理上都可由硬件來實(shí)現(xiàn)。

提高軟件比例，會(huì)使系統(tǒng)靈活性增強(qiáng)，實(shí)現(xiàn)容易，實(shí)現(xiàn)成本降低，速度降低。

現(xiàn)代計(jì)算機(jī)機(jī)構(gòu)為什么要以存儲(chǔ)器為中心？

隨著半導(dǎo)體存儲(chǔ)器代替磁芯存儲(chǔ)器，存儲(chǔ)器容量成倍地?cái)U(kuò)大，加上需要計(jì)算機(jī)處理、加工的信息量與日俱增，以運(yùn)算器為中心的結(jié)構(gòu)已不能滿足計(jì)算機(jī)發(fā)展的要求，甚至?xí)绊懹?jì)算機(jī)的性能。

在“右移-加減”迭代的原碼兩位乘法運(yùn)算過程中，為什么至少要安排三位符號位？

要用到2x，即需要將x左移一位，這時(shí)被乘數(shù)的絕對值可能會(huì)大于2，侵占符號位，又因?yàn)樽黾臃ㄋ玫降恼＿M(jìn)位不得丟失。

DMA方式傳送數(shù)據(jù)的主要過程：

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中斷處理流程：

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