姓名：楊漢雄

學(xué)號(hào)：19011210569

【嵌牛導(dǎo)讀】Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。

【嵌牛正文】

????????Quartus II 是Alter的綜合性CPLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。本次實(shí)驗(yàn)使用verlilog語言在QuartusII的環(huán)境下實(shí)現(xiàn)四位二進(jìn)制數(shù)比較器。

????????在各種數(shù)字系統(tǒng)尤其是在數(shù)字電子計(jì)算機(jī)中，經(jīng)常需要對兩個(gè)二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為二進(jìn)制比較器。在數(shù)字電路中，二進(jìn)制比較器的輸入是要進(jìn)行比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。

四位二進(jìn)制數(shù)比較器真值表

????????從功能表可以看出，兩個(gè)4位數(shù)的比較是從A的最高位A3和B的最高位B3進(jìn)行比較，如果它們不相等，則該位的比較結(jié)果可以作為兩數(shù)的比較結(jié)果。若最高位A3=B3，則再比較次高位A2和B2，余類推。顯然，如果兩數(shù)相等，那么，比較步驟必須進(jìn)行到最低位才能得到結(jié)果。 真值表中的輸入變量包括A3與B3、A2與B2、A1與B1、A0與B0和A與B的比較結(jié)果。其中A和B是另外兩個(gè)低位數(shù)，IA>B、IA<B和IA=B是它們的比較結(jié)果。設(shè)置低位數(shù)比較結(jié)果輸入端是為了能與其他數(shù)值比較器連接，以便組成位數(shù)更多的數(shù)值比較器。僅對4位數(shù)進(jìn)行比較時(shí)，應(yīng)對IA>B、IAB=IA<B=0，IA=B=1。

四位比較器代碼

? ? ? ? 在QuartusII創(chuàng)建一個(gè)WVF文件，設(shè)置仿真器參數(shù)：將仿真器的仿真結(jié)束時(shí)間設(shè)定為 1s，仿真時(shí)間步長設(shè)定為 10ms；輸入信號(hào) a、b 為無符號(hào)數(shù)十進(jìn)制類型，輸出信號(hào) lg、eq、sm 為二進(jìn)制類型；輸入信號(hào) a、b 為 10ms 周期的隨機(jī)數(shù)。

4位二進(jìn)制比較器的波形設(shè)置及仿真結(jié)果