Verilog中的賦值主要有三種，連續(xù)賦值、過程賦值以及過程連續(xù)賦值。
最常見的賦值對(duì)象主要是wire型變量和reg型變量，reg型變量一般在過程語句塊中賦值，而對(duì)于wire型變量需要注意的是，wire型變量沒有存儲(chǔ)功能，所以需要連續(xù)賦值，因此在很多例子中會(huì)引入中間變量（一般為reg型）來確定wire型變量的值。
1）連續(xù)賦值
用于對(duì)wire型變量賦值，符號(hào)用"assign"表示，格式如下，其中LHS（left hand side）指左側(cè)，RHS（right hand side）指右側(cè)
assign LHS_target = RHS_expression；
LHS必須是一個(gè)標(biāo)量，或者線性變量，
RHS的類型沒有要求，可以是標(biāo)量或線型或存器向量，也可以是函數(shù)調(diào)用。
2）過程賦值
在initial 或 always過程語句塊中的賦值，賦值對(duì)象需要是寄存器、整數(shù)、實(shí)數(shù)等類型。分為阻塞賦值和非阻塞賦值兩種。
阻塞賦值
阻塞賦值用等號(hào)“=”來表示，阻塞的意思是會(huì)阻塞下一個(gè)語句的執(zhí)行，也就是說阻塞賦值屬于順序執(zhí)行語句。
非阻塞賦值
非阻塞賦值用小于號(hào)和等號(hào)表示“<=”，非阻塞相較于阻塞就是不會(huì)影響其他語句的執(zhí)行，也就是說非阻塞賦值屬于并行執(zhí)行語句。
可以舉一個(gè)簡單的例子理解，需求是交換兩個(gè)寄存器a、b的值。
由于兩個(gè)always語句塊是同時(shí)執(zhí)行的，如果使用阻塞賦值，會(huì)導(dǎo)致無法正確判斷執(zhí)行順序，導(dǎo)致沖突。如果使用非阻塞賦值，兩個(gè)賦值語句是并行執(zhí)行的，其RHS都是上一個(gè)時(shí)鐘周期的舊值，所以可以完美實(shí)現(xiàn)需求。
always @(posedge clk) begin
a = b ;
end
always @(posedge clk) begin
b = a;
end
always @(posedge clk) begin
a <= b ;
end
always @(posedge clk) begin
b <= a;
end
3）過程連續(xù)賦值
過程連續(xù)賦值屬于過程賦值的一種，也是在initial和always語句塊中使用assign - deassign、force - release的賦值語句。這樣的賦值語句會(huì)改變所有在其他地方對(duì)wire或reg 的賦值，也就是不管你在其他任何地方改變了LHS的值，也會(huì)被直接改寫。
assign & deassign
需要注意的是，這一對(duì)過程連續(xù)賦值語句的賦值對(duì)象（LHS）寄存器或寄存器組，不可以是wire變量。下面舉一個(gè)帶復(fù)位端的D觸發(fā)器的例子便于理解：
module dff_assign(
input rstn,
input clk,
input D,
output reg Q
);
always @(posedge clk) begin
Q <= D ; //Q = D at posedge of clock
end
always @(negedge rstn) begin
if(!rstn) begin
assign Q = 1'b0 ; //change Q value when reset effective
end
else begin //cancel the Q value overlay,
deassign Q ; //and Q remains 0-value until the coming of clock posedge
end
end
endmodule
復(fù)位信號(hào)為 0 時(shí)，Q 端被 assign 語句賦值，始終輸出為 0。
復(fù)位信號(hào)為 1 時(shí)，Q 端被 deassign 語句取消賦值，在時(shí)鐘上升沿被重新賦值。
ps. 值得一提的是，在QuartusⅡ13.1.0中這樣的寫法綜合時(shí)會(huì)報(bào)錯(cuò)：
Procedural Continuous Assignment to register is not supported
雖然在Verilog這樣的寫法是合法的，但是Quartus并不支持，可以改寫成if條件判斷 + 過程賦值語句的寫法。
module dff_normal(
input rstn,
input clk,
input D,
output reg Q
);
always @(posedge clk or negedge rstn) begin
if(!rstn) begin //Q = 0 after reset effective
Q <= 1'b0;
end
else begin
Q <= D ; //Q = D at posedge of clock
end
end
endmodule
force & release
這一對(duì)過程連續(xù)賦值語句相較于assign&deassign的區(qū)別是，賦值對(duì)象（LHS）可以是reg型變量，也可以是wire型變量。但是由于是無條件強(qiáng)制賦值，一般多用于交互式調(diào)試過程，不要在設(shè)計(jì)模塊中使用。
對(duì)于reg型：
當(dāng) force 作用在寄存器上時(shí)，寄存器當(dāng)前值被覆蓋；release 時(shí)該寄存器值將繼續(xù)保留強(qiáng)制賦值時(shí)的值。之后，該寄存器的值可以被原有的過程賦值語句改變。
對(duì)于wire型：
當(dāng) force 作用在線網(wǎng)上時(shí)，線網(wǎng)值也會(huì)被強(qiáng)制賦值。但是，一旦 release 該線網(wǎng)型變量，其值馬上變?yōu)樵械尿?qū)動(dòng)值。
