轉(zhuǎn)自EDA專業(yè)論壇? ? 作者：lixf
1.設(shè)計(jì)輸入——FPGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|布局|布線|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成電路|驗(yàn)證
1)設(shè)計(jì)的行為或結(jié)構(gòu)描述。
2)典型文本輸入工具有UltraEdit-32和Editplus.exe.。
3)典型圖形化輸入工具-Mentor的Renoir。EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board M y y u A7~
4)我認(rèn)為UltraEdit-32最佳?！狥PGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|布局|布線|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成電路|驗(yàn)證
2.代碼調(diào)試
1)對(duì)設(shè)計(jì)輸入的文件做代碼調(diào)試，語(yǔ)法檢查。
2)典型工具為Debussy。
3.前仿真
1)功能仿真——FPGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|布局|布線|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成電路|驗(yàn)證
2)驗(yàn)證邏輯模型(沒(méi)有使用時(shí)間延遲)?！狥PGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|布局|布線|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成電路|驗(yàn)證
3)典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board q I4c,U,m h/P
4)我認(rèn)為做功能仿真Synopsys公司的VCS和VSS速度最快，并且調(diào)試器最好用，Mentor公司的ModelSim對(duì)于讀寫文件速度最快，波形窗口比較好用。
4.綜合
1)把設(shè)計(jì)翻譯成原始的目標(biāo)工藝EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|Altera|Lattice|Xilinx|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board:_ s \!z f
2)最優(yōu)化
3)合適的面積要求和性能要求
4)典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。
5)推薦初學(xué)者使用Mentor公司的LeonardoSpectrum，由于它在只作簡(jiǎn)單約束綜合后的速度和面積最優(yōu)，如果你對(duì)綜合工具比較了解，可以使用Synplicity公司的Synplify。
5.布局和布線
1)映射設(shè)計(jì)到目標(biāo)工藝?yán)镏付ㄎ恢?/p>
2)指定的布線資源應(yīng)被使用EDA專業(yè)論壇
3)由于PLD市場(chǎng)目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家為專業(yè)PLD公司，并且前3家?guī)缀跽加辛?0％的市場(chǎng)份額，而我們一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布線的工具為Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。
4)Maxplus II和Foudation分別為Altera公司和Xilinx公司的第一代產(chǎn)品，所以布局布線一般使用Quartus II和ISE。
6.后仿真
1)時(shí)序仿真
2)驗(yàn)證設(shè)計(jì)一旦編程或配置將能在目標(biāo)工藝?yán)锕ぷ鳎ㄊ褂脮r(shí)間延遲）。
3)所用工具同前仿真所用軟件。
7.時(shí)序分析
4)一般借助布局布線工具自帶的時(shí)序分析工具，也可以使用Synopsys公司的PrimeTime軟件和Mentor Graphics公司的Tau timing analysis軟件。
8.驗(yàn)證合乎性能規(guī)范——FPGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|布局|布線|Altera|Quartus|Maxplus|Xilinx|ISE|Lattice|Synplify|Modelsim|集成電路|驗(yàn)證~#T MA.f8?
1)驗(yàn)證合乎性能規(guī)范，如果不滿足，回到第一步。
9.版圖設(shè)計(jì)
1)驗(yàn)證版版圖設(shè)計(jì)。
2)在板編程和測(cè)試器件。
RTL輸入，
VCS sim仿真，
dc compiler綜合，
pt靜態(tài)時(shí)序驗(yàn)證，
austro布局布線，
pt后仿真，
virtuso版圖，
DRC/LVS參數(shù)提取。
tapeout
