來源：[原創(chuàng)][FPGA]時鐘分頻之奇分頻（5分頻）

其實現(xiàn)很簡單，主要為使用兩個計數(shù)模塊分別計數(shù)，得到兩個波形進行基本與或操作完成。直接貼出代碼部分如下。

module  div_freq(
        iCLK,
        iRST_n,
        oCLK
);
 
input   wire    iCLK;
input   wire    iRST_n;
output          oCLK;
 
parameter   N = 4'd5;
 
reg         clk_p;
reg [3:0]   cnt_p;
always @ (posedge iCLK or negedge iRST_n) begin
    if (!iRST_n)
        cnt_p <= 4'd0;
    else if (cnt_p == N - 1)
        cnt_p <= 4'd0;
    else
        cnt_p <= cnt_p + 1'b1;
end
always @ (posedge iCLK or negedge iRST_n) begin
    if (!iRST_n)
        clk_p <= 1'b0;
    else if (cnt_p == (N - 1) / 2)
        clk_p <= ~clk_p;
    else if (cnt_p == N - 1)
        clk_p <= ~clk_p;
    else
        clk_p <= clk_p;
end
 
 
reg         clk_n;
reg [3:0]   cnt_n;
always @ (negedge iCLK or negedge iRST_n) begin
    if (!iRST_n)
        cnt_n <= 4'd0;
    else if (cnt_n == N - 1)
        cnt_n <= 4'd0;
    else
        cnt_n <= cnt_n + 1'b1;
end
always @ (negedge iCLK or negedge iRST_n) begin
    if (!iRST_n)
        clk_n <= 1'b0;
    else if (cnt_n == (N - 1) / 2)
        clk_n <= ~clk_n;
    else if (cnt_n == N - 1)
        clk_n <= ~clk_n;
    else
        clk_n <= clk_n;
end
 
assign  oCLK = clk_p | clk_n;
 
endmodule

使用兩個計數(shù)器cnt_p和cnt_n，cnt_p在時鐘上升沿變化，對應clk_p兩低三高；cnt_n在時鐘下降沿變化，對應clk_n兩低三高。但是clk_p和clk_n的變化邊沿正好相差半個clk周期，對兩個時鐘進行或運算即可。

modelsim仿真結果如下圖