Author : monokent First written in 2015. A simple way to reduce Quartus ...
版權(quán)歸作者monokent所有,轉(zhuǎn)載請注明出處 此文章選自本人2015年5月郵件內(nèi)容 一個簡單的可有效減少Q(mào)uartus編譯時間的方法。此方法可...
此文為 "How to use "for" statement to facilitate coding with System Verilog...
Author: monokent Example 1 Below is two simple examples. Note the differ...
此文為 "How to use signed variable in System Verilog" 中文版版權(quán)歸作者monokent所有,轉(zhuǎn)載...
Author: monokent Example 1 In verilog, signed data is in the form of two...
PN序列生成器的基本結(jié)構(gòu)為LFSR(linear feedback shift register),在通信領(lǐng)域PN序列可作為測試數(shù)據(jù)源或者擾碼生...
最近在調(diào)試一個基于反饋環(huán)路的并行解調(diào)代碼(VHDL in FPGA),主要工作是添加對16QAM的支持(之前只有QPSK)。調(diào)試過程頗有些波折,...
記憶力差和缺乏記錄總結(jié),已經(jīng)成為我前進的一大障礙。及時梳理和反思已做過的工作,不僅是為了not repeat myself,更是為了提升技術(shù)感悟...