發(fā)簡信
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Verilog中x態(tài)和z態(tài)
什么是x態(tài)和z態(tài)？ x態(tài)：表示Unknown，仿真發(fā)生了不能解決的邏輯沖突。 z態(tài)：表示HiZ、High Impedance、Tri-State...
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異步FIFO的跨時鐘域同步處理、格雷碼轉(zhuǎn)換異步FIFO簡介及其原理 FIFO是英文First In First Out 的縮寫，是一種先進先出的數(shù)據(jù)緩存器，它與普通存儲器的區(qū)別是沒有外部...
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UVM中寄存器模型的構(gòu)建、集成、應(yīng)用本文內(nèi)容整理自CSDN博主：Starry、 ，UVM實戰(zhàn)卷1—張強—機械工業(yè)出版社 一、寄存器模型的基本概念 寄存器是硬件模塊之間互相交談的窗口...
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SystemVerilog中虛方法、動態(tài)查找和類型轉(zhuǎn)換
先說概念： 虛方法（virtual）：在父類中的方法名前添加“ virtual ”關(guān)鍵字，實現(xiàn)父類和子類方法的動態(tài)綁定（在SV中稱為動態(tài)方法查...
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SV中的local和this、super作用理解
SV中遇到同名變量需要索引時，可以對變量名加上前綴來區(qū)分，如super，this和local； 如果不加前綴，SV會自動采用就近原則，索引到最近...
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SystemVerilog語言中fork...join/join_any/join_none的區(qū)別在很多的分支并行結(jié)構(gòu)中，常常用到fork...join的結(jié)構(gòu)。 簡單說，fork...join/join_any/join_none結(jié)構(gòu)用作并發(fā)...
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SystemVerilog 數(shù)據(jù)類型、數(shù)組、隊列和關(guān)聯(lián)數(shù)組
數(shù)值類型 簡單的區(qū)分，相比于Verilog，SV引入了一個數(shù)據(jù)類型logic用來概括寄存器類型reg和線網(wǎng)類型wire。 bit為二值邏輯，只可...
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對MCDT設(shè)計模塊的理解MCDT是MCDF的縮減版，MCDT比MCDF（multi-channel data formatter）少了寄存器配置模塊（Registers...
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對信號線的理解，data、valid、ready、margin信號等學(xué)習(xí)接口的時候，就對接口信號線，內(nèi)部信號線，還有矢量，線網(wǎng)類型等概念似懂非懂。最開始感覺懂了，學(xué)到一段時間之后，就迷糊了。 因此在這里總結(jié)記錄捋...