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240 發(fā)簡(jiǎn)信
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  • Verilog中x態(tài)和z態(tài)

    什么是x態(tài)和z態(tài)? x態(tài):表示Unknown,仿真發(fā)生了不能解決的邏輯沖突。 z態(tài):表示HiZ、High Impedance、Tri-State、Disabled Drive...

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    異步FIFO的跨時(shí)鐘域同步處理、格雷碼轉(zhuǎn)換

    異步FIFO簡(jiǎn)介及其原理 FIFO是英文First In First Out 的縮寫,是一種先進(jìn)先出的數(shù)據(jù)緩存器,它與普通存儲(chǔ)器的區(qū)別是沒(méi)有外部讀寫地址線,這樣使用起來(lái)非常簡(jiǎn)...

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    UVM中寄存器模型的構(gòu)建、集成、應(yīng)用

    本文內(nèi)容整理自CSDN博主:Starry、 ,UVM實(shí)戰(zhàn)卷1—張強(qiáng)—機(jī)械工業(yè)出版社 一、寄存器模型的基本概念 寄存器是硬件模塊之間互相交談的窗口,在驗(yàn)證的過(guò)程中,我們需要對(duì)寄...

  • SystemVerilog中虛方法、動(dòng)態(tài)查找和類型轉(zhuǎn)換

    先說(shuō)概念: 虛方法(virtual):在父類中的方法名前添加“ virtual ”關(guān)鍵字,實(shí)現(xiàn)父類和子類方法的動(dòng)態(tài)綁定(在SV中稱為動(dòng)態(tài)方法查找)。 動(dòng)態(tài)查找:利用類的...

  • SV中的local和this、super作用理解

    SV中遇到同名變量需要索引時(shí),可以對(duì)變量名加上前綴來(lái)區(qū)分,如super,this和local; 如果不加前綴,SV會(huì)自動(dòng)采用就近原則,索引到最近的對(duì)象變量。 基本定義 1. ...

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    SystemVerilog語(yǔ)言中fork...join/join_any/join_none的區(qū)別

    在很多的分支并行結(jié)構(gòu)中,常常用到fork...join的結(jié)構(gòu)。 簡(jiǎn)單說(shuō),fork...join/join_any/join_none結(jié)構(gòu)用作并發(fā)執(zhí)行,阻塞父進(jìn)程的執(zhí)行,直到子...

  • SystemVerilog 數(shù)據(jù)類型、數(shù)組、隊(duì)列和關(guān)聯(lián)數(shù)組

    數(shù)值類型 簡(jiǎn)單的區(qū)分,相比于Verilog,SV引入了一個(gè)數(shù)據(jù)類型logic用來(lái)概括寄存器類型reg和線網(wǎng)類型wire。 bit為二值邏輯,只可以表示0、1,且bit為 無(wú)符...

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    對(duì)MCDT設(shè)計(jì)模塊的理解

    MCDT是MCDF的縮減版,MCDT比MCDF(multi-channel data formatter)少了寄存器配置模塊(Registers)和整型打包數(shù)據(jù)模塊(Form...

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    對(duì)信號(hào)線的理解,data、valid、ready、margin信號(hào)等

    學(xué)習(xí)接口的時(shí)候,就對(duì)接口信號(hào)線,內(nèi)部信號(hào)線,還有矢量,線網(wǎng)類型等概念似懂非懂。最開(kāi)始感覺(jué)懂了,學(xué)到一段時(shí)間之后,就迷糊了。 因此在這里總結(jié)記錄捋一下,自己對(duì)信號(hào)線,接口等概念...

  • 電子文字的書(shū)寫排版習(xí)慣

    無(wú)論是寫word還是寫代碼,干凈整潔對(duì)齊的格式總是使人心曠神怡的。不要花哨,追求簡(jiǎn)約。 一. 注意空格 1. 中英文之間需要增加空格: 例:在 LeanCloud 上,數(shù)據(jù)存...

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