最近在看姜胡說的《價(jià)值心法》這本書,作者從一名專科生,通過自己的不斷自學(xué),成長為一名全能型的知識(shí)分子,讓我欽佩不已。 他的這本書分為三大部分:學(xué)習(xí)的方法、做事的方法、投資的方...
最近在看姜胡說的《價(jià)值心法》這本書,作者從一名專科生,通過自己的不斷自學(xué),成長為一名全能型的知識(shí)分子,讓我欽佩不已。 他的這本書分為三大部分:學(xué)習(xí)的方法、做事的方法、投資的方...
錯(cuò)誤原因 還有進(jìn)程在運(yùn)行 解決方法: 在終端執(zhí)行 lsof +D 再加上無法刪除文件的目錄,把顯示的process都kill掉,然后再rm就可以了。 例如: $ lsof +...
VOH是指輸出引腳為邏輯1時(shí)的最小電壓值。電路輸出通常會(huì)帶有負(fù)載或者驅(qū)動(dòng)下一級(jí)的輸入,VOH/IOH參數(shù)測試是為了檢驗(yàn)DUT引腳在規(guī)定的電流條件下,輸出電壓是否可以按要求保持...
在數(shù)字電路中,定義輸入電壓值高于某一閾值時(shí),稱之為輸入高電平(VIH),當(dāng)輸入電壓值低于某一閾值,稱之為輸入低電平(VIL); 在測試過程中,無法直觀的測量輸入電平,而是通過...
針對(duì)數(shù)字電路,有相應(yīng)的輸入低電平漏電流(IIL input leakage low)和輸入高電平漏電流(IIH input leakage high); 測試過程: 首先是對(duì)...
集成電路靜態(tài)時(shí)序分析與建模
物理綜合和邏輯綜合的區(qū)別邏輯綜合就是傳統(tǒng)意義上的綜合,利用線負(fù)載模型來估計(jì)線延遲,下圖為線負(fù)載模型的定義 根據(jù)線負(fù)載模型可以計(jì)算出1互連線長度2互連線電容3互連線電容4互連線面積下圖給出一個(gè)例子 物...
當(dāng)用vcs對(duì)vhdl和verilog語言混合仿真時(shí),遇到verilog語言的模塊的信號(hào)無dump波形,解決方法:在vcs仿真腳本中加入debug_access+all就可以仿...
舉例,待切割文件為data.log: 1)按2行切割 -l 2 2)指定切割后的文件前綴名 data_ 3)指定切割后的文件后綴名為數(shù)字 -d 4)指定切割后的文件后綴名數(shù)字...
非周期矩形脈沖信號(hào)可以看成周期矩形信號(hào)的周期趨于無窮大得到的。 周期矩形脈沖的頻譜為離散的,非周期的矩形脈沖的頻譜為連續(xù)譜。 周期矩形脈沖的頻譜如下圖
Verdi 查看二維數(shù)組波形 調(diào)試代碼時(shí)經(jīng)常需要查看memory內(nèi)的數(shù)據(jù)是否正確,一個(gè)一個(gè)讀出來檢查又特別麻煩,不做特別設(shè)置的話fsdb不會(huì)記錄二維數(shù)組的值。 只需要在頂層加...
在verdi中移動(dòng)波形的時(shí)間的操作:在波形窗口中waveform->waveform time->shift file time
數(shù)字信號(hào)處理,指從一個(gè)錯(cuò)綜復(fù)雜的信號(hào)中提取或者增強(qiáng)有用的信息,同時(shí)抑制其中有害的信息,更一般的說是為了提取,增強(qiáng),存儲(chǔ)和傳輸有用信息而設(shè)計(jì)的一種運(yùn)算。
(1)用vhdl寫延時(shí)a <= transport b after x ns;vhdl延時(shí)要寫單位;(2)verilog語言的延時(shí)語句,最好用alwaysalways(*)b...