發(fā)簡信
IP屬地：安徽
-
-
VL4 移位運(yùn)算與乘法輸入描述： 輸入信號 d, clk, rst 類型 wire 在testbench中，clk為周期5ns的時(shí)鐘，rst為低電平復(fù)位 輸出描述： 輸出信號 input_gr...
-
SV之OOP 核心
方法重載是一個(gè)類中定義了多個(gè)方法名相同,而他們的參數(shù)的數(shù)量不同或數(shù)量相同而類型和次序不同。方法重寫是在子類存在方法與父類的方法的名字相同,而且參數(shù)的個(gè)數(shù)與類型一樣,返回值也一...
-
SV語法學(xué)習(xí)包的定義 在大型的驗(yàn)證項(xiàng)目中，很容易出現(xiàn)模塊重名的情況。 對于重名的硬件模塊我們可以將它們置入到不同編譯的庫中。 對于重名的軟件類、方法等，我們可以將它們置入到不同的包中。 ...
-
Python?？途W(wǎng)刷題-Day1
find：找到返回第一個(gè)位置索引，找不到返回-1 index：找到返回第一個(gè)位置索引，找不到報(bào)ValueError 當(dāng)使用import導(dǎo)入模塊時(shí)，按python查找模塊的不同...
-
SV語法學(xué)習(xí)Day2
數(shù)據(jù)類型 按照四值邏輯和二值邏輯類型來劃分 四值邏輯類型：integer、logic、reg、net-type(例如wire、tri) 二值邏輯類型： byte、shorti...
-
HDLbits刷題(Finding bugs in code)
This 8-bit wide 2-to-1 multiplexer doesn't work. Fix the bug(s). This 4-to-1 multiplexe...
-
SV語法學(xué)習(xí)
數(shù)據(jù)類型 動(dòng)態(tài)數(shù)組 隊(duì)列 【隊(duì)列】結(jié)合了鏈表和數(shù)組的優(yōu)點(diǎn)，可以在它的任何地方添加或刪除元素，并且通過索引實(shí)現(xiàn)對任一元素的訪問 隊(duì)列的聲明是使用帶有美元符號的下標(biāo)：[$],隊(duì)列...
-
HDLbits刷題繼續(xù)The following is the state transition table for a Moore state machine with one input, o...
-
HDLBits刷題（Shift Register&Finite State Machines)）
第一題：Build a 4-bit shift register (right shift), with asynchronous reset, synchronous lo...
-
HDLBits刷題（Counters）Build a 4-bit binary counter that counts from 0 through 15, inclusive, with a period of...
-
HDLBits 刷題（Latches and Flip-Flops）D觸發(fā)器是一種存儲(chǔ)位并定期更新的電路，在時(shí)鐘信號的（通常）上升沿。創(chuàng)建一個(gè)D觸發(fā)器 Create 8 D flip-flops. All DFFs should be tri...
-
HDLBits 刷題（Karnaugh Map to Circuit）For the following Karnaugh map, give the circuit implementation using one 4-to-1 multip...
-
HDLBits 刷題（More Verilog Features）
Verilog 有一個(gè)三元運(yùn)算符（?:）(condition ? if_ture : if_false)這可用于根據(jù)條件（多路復(fù)用器！）在一行中選擇兩個(gè)值之一，而無需在組合 ...
-
HDLBits 刷題（Procedures部分）alwaysblock 1：這里需要了解一下always過程塊中的語法點(diǎn)：其賦值情況與assign語句的對比情況 并且對于賦值情況而言，assign連續(xù)賦值語句中左側(cè)的類型必...
-
HDLBits刷題——Day3（Arithmetic Circuits）Create a one-bit wide, 2-to-1 multiplexer. When sel=0, choose a. When sel=1, choose b. ...
